基于AES算法研究與設(shè)計(jì)

　　由于對(duì)廣泛使用的AES算法的性能要求越來(lái)越高，基于軟件的密碼算法已經(jīng)越來(lái)越難以滿足高吞吐量密碼破解的需求，因此越來(lái)越多的算法利用現(xiàn)場(chǎng)可編程邏輯門(mén)陣列（ FPGA）平臺(tái)進(jìn)行加速。針對(duì)AES算法在FPCA硬件上存在的開(kāi)發(fā)復(fù)雜度高且開(kāi)發(fā)周期長(zhǎng)等問(wèn)題，采用高層次綜合（ HLS）設(shè)計(jì)方法，使用高級(jí)程序語(yǔ)言描述并設(shè)計(jì)AES硬件加速算法。首先利用循環(huán)展開(kāi)等提高運(yùn)算并行度；其次使用資源平衡技術(shù)進(jìn)行優(yōu)化，充分利用片上存儲(chǔ)和電路資源；最后添加全流水結(jié)構(gòu)，提高整體設(shè)計(jì)的時(shí)鐘頻率和吞吐量，同時(shí)也詳細(xì)對(duì)比分析基準(zhǔn)設(shè)計(jì)、利用結(jié)構(gòu)展開(kāi)、資源均衡以及流水線優(yōu)化方法的設(shè)計(jì)。經(jīng)過(guò)實(shí)驗(yàn)表明，在Xilinx xc72020clg484 FPCA芯片上，最終AES算法的時(shí)鐘頻率最高達(dá)到127. 06 MHz，而吞吐量達(dá)到了16. 26 Cb/s，較之基準(zhǔn)的AES設(shè)計(jì)，性能提升了三個(gè)數(shù)量級(jí)。