長鑫存儲首次公開亮相談DARM技術的未來

自長鑫存儲董事長兼CEO朱一明先生于五月在上海舉辦的GSA峰會上披露了公司DRAM的技術來源之后，大家對這家本土DRAM破局者的技術路線和未來發(fā)展充滿著好奇。

在今日于深圳舉辦的中國閃存技術峰會上，長鑫存儲副總裁、未來技術評估實驗室負責人平爾萱博士做了題為《DRAM技術趨勢與行業(yè)應用》的演講，向公眾披露了這家本土DRAM企業(yè)對DRAM技術及現(xiàn)狀的看法。

DRAM技術的發(fā)展現(xiàn)狀

平爾萱博士在會上表示，我們現(xiàn)在所處的數(shù)據(jù)社會是在IC的支撐下建立起來的，其中馮諾依曼架構則是這些數(shù)據(jù)計算的基礎。這個架構的一個特點是數(shù)據(jù)存儲在存儲器DRAM中，CPU以一定的規(guī)則獲取存儲器中的數(shù)據(jù)，并進行運算，然后將結果通過外圍設備，比如顯示器呈現(xiàn)出來。

“隨著數(shù)據(jù)量的增加，處理數(shù)據(jù)的能力要加強，因此需要強大的CPU，同時存儲器的數(shù)據(jù)容量也要增強，并且讀寫速度也要增加。因此近來對DRAM的要求也必須持續(xù)提高。DRAM的前景是十分看好”，平爾萱博士強調(diào)。IBS首席執(zhí)行官 Handel Jones日前在上海出席一場技術論壇時也表示，DRAM將于2020年迎來復蘇，增長9.87%，這也從側面印證了平博士的觀點。

平博士在會上介紹道，所謂DRAM，是基于電容存儲電荷為原理的緊密鋪排的陣列。這個陣列通過一系列外圍電路管理從而讀寫里面存儲的數(shù)據(jù)。自上世紀60年代發(fā)明以來，DRAM容量和尺寸獲得了飛速的發(fā)展。與過往相比，今天，一個面積小于指甲蓋的DRAM里可容納80億存儲單元，按照8個存儲單元存儲一個字母，那就意味著一個芯片可能存8億個字母。并且這些數(shù)據(jù)可以以6Gb/sec 的速度，在幾秒內(nèi)完成讀寫。而在這些改變背后，是DRAM技術多次“進化”的結果。

從平博士的介紹我們得知，DRAM技術在發(fā)明之后的幾十年里，經(jīng)歷了從早期簡單的平面結構，變化成為了向空間爭取表面積的溝槽式電容及堆疊式電容的架構。這主要與容量的提升需求和制造方法的局限性有關。

平博士解釋道，早期的DRAM芯片，由于線寬比較大，因此有足夠的平面面積可制造出足夠的電容值。然而隨著線寬的減少，表面積逐漸減少，過往的技術不能滿足所需電容值，因此DRAM開始走向空間結構，爭取更多的表面積，演變出向上和向下兩種技術發(fā)展路線，并且共存了接近三十年。而最終以堆疊式架構勝出。

“造成這個結局的一個重要原因是溝槽式架構面臨幾個技術難點：其一是溝槽式只限于單面表面積，堆疊式可用雙面表面積，溝槽式架構很快就達到了刻蝕深寬比極限；其二是高介質(zhì)材料的應用受到溝槽式中高溫制程的限制。傳統(tǒng)材料SiO ，Al2O3可以在高溫下有低漏電的特性，因此比較適合溝槽式架構，但像HfO，ZrO這些高介解常數(shù)材料漏電在高于600℃的溫度下增加許多，不能用于溝槽式架構中需高溫處理的三極管制造中。”

平博士還提到，在DRAM技術的演進過程中，曾經(jīng)的DRAM巨頭奇夢達提出的埋入式電柵三極管概念也給整個產(chǎn)業(yè)帶來巨大的貢獻。他表示，這個技術同樣是利用空間，將三極管的性能提升，這種提升隨著線寬的減少越來越被需要。而近代DRAM產(chǎn)品都沿用這個概念。

“回看堆疊式架構的發(fā)展歷史以及展望將來的發(fā)展趨勢就可以發(fā)現(xiàn)，現(xiàn)在DRAM沿用密集排布電容及埋入式字線三極管，乃至今后3-5代DRAM”，平博士說。

DRAM未來的發(fā)展探索

在談到DRAM技術未來的發(fā)展時，平博士首先強調(diào)，DRAM是有它的極限的。我們通過改進，可以將極限推遲。如導入EUV及HKMG三極管以縮小線寬及加強外圍電路性能，就是DRAM產(chǎn)業(yè)的一個選擇，這在未來幾年將可以維持DRAM技術發(fā)展，滿足大數(shù)據(jù)時代的需求。

首先在EUV方面，平博士指出，EUV是繼193納米 Immersion Scanner后又一個光刻機革命。它可滿足工藝精準度在持續(xù)微縮中不斷增加的要求。而DRAM又是一個十分密集堆疊的設計，且對信號要求十分嚴格，任何小的偏離都會對信號造成損失。那就意味著EUV技術的出現(xiàn)對DRAM技術的延展有很大的作用：如將線寬進一步減少以增加存儲密度。

“EUV主要是針對陣列。但外圍線路的增強及微縮也是近來DRAM技術發(fā)展的另一個機會”，平博士補充說。

他表示，在DRAM幾乎一半的外圍線路中，有一半是邏輯線路用的。在過往，這部分的CMOS一直都是用傳統(tǒng)的SiON/Poly Si Gate堆棧的。但這個堆棧在32/28納米階段碰到了瓶頸：一方面是SiON厚度已到極限，不能再薄了；另一方面，Poly Si作為半導體材料，導電率也不足了，出現(xiàn)了嚴重的元器件性能不足。如在高端的圖顯DDR中，芯片性能速度明顯不足，這就需要引進更先進的HKMG CMOS提供更好性能。隨著DDR5的到來，HKMG CMOS的使用會越來越現(xiàn)實。

“由于DRAM制程中有電容這一段，因此HGMG制程的選擇需與電容制程匹配。所謂的Gate First制程就可被選擇為DRAM邏輯線路CMOS制程”，平博士說。他進一步表示，通過引入HKMG，不但可以推動存儲密度進一步提高，接口速度也同步獲得了提升。

“為了繼續(xù)發(fā)展DRAM技術，我們還需要在新材料、新架構上進行更多探索，并與相關企業(yè)進行合作”，平博士說。他最后指出，回顧過去幾十年的DRAM發(fā)展，證明IDM是發(fā)展DRAM的必然選擇，而這正是長鑫存儲從一開始建立就堅持的。

從平博士的介紹中我們可以看到，基于授權所得的奇夢達相關技術和從全球招攬的極具豐富經(jīng)驗的人才，長鑫存儲借助先進的機臺已經(jīng)把原本奇夢達的46納米 DRAM平穩(wěn)推進到了10納米級別。公司目前也已然開始了在EUV、HKMG和GAA等目前還沒有在DRAM上實現(xiàn)的新技術探索。

正如前面所述，這些技術將會給DRAM帶來一個巨大的提升。這也會讓長鑫存儲有機會從一個技術追隨者轉(zhuǎn)變?yōu)橐粋€技術并駕齊驅(qū)、甚至全球領先的中國DRAM玩家。

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