一種簡(jiǎn)單的、真實(shí)的基于循環(huán)序列的FIFO緩存設(shè)計(jì)

內(nèi)容

FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時(shí)，輸入的數(shù)據(jù)被寫入緩存，此時(shí)讀操作被忽視。FIFO緩存的head一般情況下總是有效的，因此可在任意時(shí)間被讀取。rd信號(hào)實(shí)際上就像“remove”信號(hào)；當(dāng)其被插入的時(shí)候，F(xiàn)IFO緩存的第一個(gè)項(xiàng)（即head）被移除，下一個(gè)項(xiàng)變?yōu)榭捎庙?xiàng)。

圖1 FIFO緩存的概念框圖

在許多應(yīng)用中，F(xiàn)IFO緩存是一種臨界組件，其實(shí)現(xiàn)的優(yōu)化相當(dāng)復(fù)雜。在本節(jié)中，我們介紹一種簡(jiǎn)單的、真實(shí)的基于循環(huán)序列設(shè)計(jì)的FIFO緩存。更有效的、基于指定器件實(shí)現(xiàn)的FIFO緩存可在Altera或Xilinx的相關(guān)手冊(cè)中找到。

基于循環(huán)隊(duì)列的實(shí)現(xiàn)

一種實(shí)現(xiàn)FIFO緩存的方法是給寄存器文件添加一個(gè)控制電路。寄存器文件通過兩個(gè)指針像循環(huán)隊(duì)列一樣來排列寄存器。寫指針（write poniter）指向隊(duì)列的頭（head）；讀指針（read poniter）指向隊(duì)列的尾（tail）。每次讀操作或?qū)懖僮?，指針都?huì)前進(jìn)一個(gè)位置。8-字循環(huán)隊(duì)列的操作如圖2所示。

圖2 基于循環(huán)隊(duì)列的FIFO緩存

FIFO緩存通常包括兩個(gè)標(biāo)志信號(hào)，full和empty，相應(yīng)地來指示FIFO滿（即不可寫）或FIFO空（即不可讀）。這兩種情況發(fā)生在讀指針和寫指針相等的時(shí)候，如圖2（a）、（f）和（i）所示的情況。控制器最難的設(shè)計(jì)任務(wù)是獲取一種分辨這兩種情形的機(jī)制。一種方案是使用觸發(fā)器來跟蹤empty和full標(biāo)志。當(dāng)系統(tǒng)被初始化時(shí)，觸發(fā)器被設(shè)置為1和0；然后在每一個(gè)時(shí)鐘周期根據(jù)wr和rd的值來修改。

代碼 FIFO緩存

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module?fifo
#(
??parameter?B=8, // number of bits in a word
????????????W=3? // number of address bits
)
(
??// global clock and aysn reset
??input?clk,
??input?rst_n,
??// fifo interface
??//? fifo control signnal
??input?rd,
??input?wr,
??//? fifo status signal
??output?empty,
??output?full,
??// fifo data bus
??input?[B-1:0] w_data,
??output?[B-1:0] r_data
);
// signal declaration
reg?[B-1:0] array_reg [2**W-1:0];? // register array
reg?[W-1:0] w_ptr_reg, w_ptr_next, w_ptr_succ;
reg?[W-1:0] r_ptr_reg, r_ptr_next, r_ptr_succ;
reg?full_reg, empty_reg, full_next, empty_next;
wire?wr_en;
// body
// register file write operation
always?@(posedge?clk)
??if?(wr_en)
????array_reg[w_ptr_reg] <= w_data;
// register file read operation
assign?r_data = array_reg[r_ptr_reg];
// write enabled only when FIFO is not full
assign?wr_en = wr & ~full_reg;
// fifo control logic
// register for read and write pointers
always?@(posedge?clk, negedge?rst_n)
??if?(!rst_n)
??begin
????w_ptr_reg <= 0;
????r_ptr_reg <= 0;
????full_reg <= 1'b0;
????empty_reg <= 1'b1;
??end
??else
??begin
????w_ptr_reg <= w_ptr_next;
????r_ptr_reg <= r_ptr_next;
????full_reg <= full_next;
????empty_reg <= empty_next;
??end
// next-state logic for read and write pointers
always?@*
begin
??// successive pointer values
??w_ptr_succ = w_ptr_reg + 1;
??r_ptr_succ = r_ptr_reg + 1;
??// default: keep old values
??w_ptr_next = w_ptr_reg;
??r_ptr_next = r_ptr_reg;
??full_next = full_reg;
??empty_next = empty_reg;
??case?({wr, rd})
????// 2'b00:? no op
????2'b01: // read
??????if?(~empty_reg) // not empty
??????begin
????????r_ptr_next = r_ptr_succ;
????????full_next = 1'b0;
????????if?(r_ptr_succ==w_ptr_reg)
??????????empty_next = 1'b1;
??????end
????2'b10: // write
????if?(~full_reg) // not full
????begin
??????w_ptr_next = w_ptr_succ;
??????empty_next = 1'b0;
??????if?(w_ptr_succ==r_ptr_reg)
????????full_next = 1'b1;
????end
????2'b11: // write and read
????begin
??????w_ptr_next = w_ptr_succ;
??????r_ptr_next = r_ptr_succ;
????end
??endcase
end
// output
assign?full = full_reg;
assign?empty = empty_reg;
endmodule

代碼被分為寄存器文件和FIFO控制器兩部分。控制器由兩個(gè)指針和兩個(gè)標(biāo)志觸發(fā)器組成，它們的次態(tài)邏輯會(huì)檢測(cè)wr和rd信號(hào)，以采取相應(yīng)的動(dòng)作。舉例說，在“10”條件下，即暗示只發(fā)生寫操作。先檢查標(biāo)志觸發(fā)器，以確保緩存不為滿。如果滿足條件，我們將寫指針前進(jìn)一位，并清除空標(biāo)志。再多存儲(chǔ)一個(gè)字（偏移地址為1所對(duì)應(yīng)的數(shù)據(jù)）可能使得FIFO緩存滿，即新的寫指針趕上了讀指針，我們使用w_ptr_succ==r_ptr_reg表達(dá)式來描述這一情況。

根據(jù)圖2，我寫了下面的testbench，其RTL仿真結(jié)果與圖2一致。

代碼 FIFO緩存的testbench

`timescale?1ns/1ns
module?fifo_tb;
localparam T=20; // clock period
// global clock and asyn reset
reg?clk, rst_n;
// fifo interface
reg?rd, wr;
wire?empty, full;
reg?[7:0] w_data;
wire?[7:0] r_data;
// fifo instantiation
fifo #(.B(8), .W(3)) fifo_inst
(
??.clk(clk), .rst_n(rst_n),
??.rd(rd), .wr(wr),
??.empty(empty), .full(full),
??.w_data(w_data), .r_data(r_data)
);
// clcok
always
begin
??clk = 1'b0;
??#(T/2);
??clk = 1'b1;
??#(T/2);
end
// reset
initial
begin
??rst_n = 1'b0;
??#(T/2)
??rst_n = 1'b1;
end
// stimulus body
initial
begin
??// initial input; empty
??rd=0; wr=0; w_data=8'h00;
??@(posedge?rst_n); // wait to deassert rst_n
??@(negedge?clk); // wait for a clock
??// 1 write
??wr=1; w_data=8'h11;
??@(negedge?clk); // wait to assert wr
??wr=0;
??@(negedge?clk); // wait to deassert wr
??// 3 writes
??wr=1;
??repeat(3)
??begin
????w_data=w_data+8'h11;
????@(negedge?clk);
??end
??wr=0;
??@(negedge?clk);
??// 1 read
??rd=1;
??@(negedge?clk); // wait to assert rd
??rd=0;
??@(negedge?clk) // wait to deassert rd
??// 4 writes
??wr=1;
??repeat(4)
??begin
????w_data=w_data+8'h11;
????@(negedge?clk);
??end
??wr=0;
??@(negedge?clk);
??// 1 write; full
??wr=1; w_data=8'hAA;
??@(negedge?clk);
??wr=0;
??@(negedge?clk);
??// 2 reads
??rd=1;
??repeat(2) @(negedge?clk);
??rd=0;
??@(negedge?clk);
??// 5 reads
??rd=1;
??repeat(5) @(negedge?clk);
??rd=0;
??@(negedge?clk);
??// 1 read; empty
??rd=1;
??@(negedge?clk);
??rd=0;
??@(negedge?clk);
??$stop;
end
endmodule

圖3 RTL級(jí)仿真波形

審核編輯：劉清

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控制器(170264) 控制器(170264)
寄存器(117355) 寄存器(117355)
RTL(58987) RTL(58987)
觸發(fā)器(60271) 觸發(fā)器(60271)
fifo存儲(chǔ)器(8978) fifo存儲(chǔ)器(8978)

評(píng)論

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2021-05-06 07:52:22

如何在udb fifo中寫入一系列布爾值？

地SR只能容納8位（每個(gè)緩沖區(qū)的1個(gè)必要的結(jié)果），這意味著我必須將其中的4個(gè)鏈接以獲得必要的存儲(chǔ)……這實(shí)質(zhì)上導(dǎo)致3個(gè)額外的數(shù)據(jù)路徑組件無用-有一種方法可以將比較操作的布爾輸出存儲(chǔ)到FIFO1利用32位

2019-10-18 08:54:59

尋找一種繼電器

保持導(dǎo)通；當(dāng)信號(hào)消失，計(jì)時(shí)OP后斷開繼電器；計(jì)時(shí)期間，再有信號(hào)，計(jì)時(shí)清零；上面是網(wǎng)上的一種一路繼電器，可以不可以實(shí)現(xiàn)通電30秒后，吸合0.5秒再釋放，無需循環(huán)。這樣的一種操作是代替手指按一下按鈕的動(dòng)作。

2018-08-27 21:57:11

怎么利用異步FIFO和PLL結(jié)構(gòu)來實(shí)現(xiàn)高速緩存?

結(jié)合高速嵌入式數(shù)據(jù)采集系統(tǒng)，提出一種基于CvcloneⅢ FPGA實(shí)現(xiàn)的異步FIFO和鎖相環(huán)（PLL）結(jié)構(gòu)來實(shí)現(xiàn)高速緩存，該結(jié)構(gòu)可成倍提高數(shù)據(jù)流通速率，增加數(shù)據(jù)采集系統(tǒng)的實(shí)時(shí)性。采用FPGA設(shè)計(jì)高速緩存，能針對(duì)外部硬件系統(tǒng)的改變，通過修改片內(nèi)程序以應(yīng)用于不同的硬件環(huán)境。

2021-04-30 06:19:52

怎么在波形圖里循環(huán)輸出一個(gè)序列？？

想將一個(gè)序列循環(huán)輸出在波形圖中，類似于我的序列是123，波形圖就輸出123123123123~~~~~

2015-04-11 13:44:17

怎樣去實(shí)現(xiàn)一種基于DSP和ADC技術(shù)高速緩存和海量緩存？

構(gòu)成高速緩存的方案有哪幾種？如何去實(shí)現(xiàn)一種海量緩存的設(shè)計(jì)？怎樣去實(shí)現(xiàn)一種基于DSP和ADC技術(shù)高速緩存和海量緩存？

2021-06-26 07:50:30

怎樣去搭建一種簡(jiǎn)單的ESP-IDF環(huán)境呢

怎樣去搭建一種簡(jiǎn)單的ESP-IDF環(huán)境呢？怎樣使用VSCODE進(jìn)行編譯Python呢？

2022-01-18 07:17:32

怎樣去設(shè)計(jì)一種基于隨機(jī)產(chǎn)生實(shí)時(shí)過濾算法的DNA編碼序列

DNA計(jì)算模型可劃分為幾類？在DNA計(jì)算中的編碼問題是什么？怎樣去設(shè)計(jì)一種基于隨機(jī)產(chǎn)生實(shí)時(shí)過濾算法的DNA編碼序列？

2021-09-06 06:54:07

怎樣去設(shè)計(jì)一種采用覆蓋機(jī)制的FIFO隊(duì)列模型呢

FIFO隊(duì)列是什么？怎樣去設(shè)計(jì)一種采用覆蓋機(jī)制的FIFO隊(duì)列模型呢？

2021-12-08 06:07:14

求一種基于STM32實(shí)現(xiàn)TMC5160簡(jiǎn)單轉(zhuǎn)動(dòng)的方案

TMC5160芯片的特點(diǎn)是什么？TMC5160芯片有哪些優(yōu)勢(shì)？求一種基于STM32實(shí)現(xiàn)TMC5160簡(jiǎn)單轉(zhuǎn)動(dòng)的方案

2021-07-06 06:56:26

求一種最簡(jiǎn)單的無線充電發(fā)射端設(shè)計(jì)方案

求一種最簡(jiǎn)單的無線充電發(fā)射端設(shè)計(jì)方案？有沒有大神分享一下這方面的相關(guān)資料啊

2021-07-21 08:15:55

求一種最簡(jiǎn)單的電路，通電即導(dǎo)通，延時(shí)0.5秒左右后斷開。

求一種最簡(jiǎn)單的電路，通電即導(dǎo)通，延時(shí)0.5秒左右后斷開。輸入電壓是AC220V，一通電就能使一個(gè)固態(tài)繼電器導(dǎo)通，延時(shí)約0.5秒左右后，再使固態(tài)繼電器斷開。最好是分立元件，越簡(jiǎn)單越好。

2017-05-05 08:40:25

求助怎樣去設(shè)計(jì)一種基于單片機(jī)的簡(jiǎn)單流水燈？

怎樣去設(shè)計(jì)一種基于單片機(jī)的簡(jiǎn)單流水燈？如何編寫其程序？如何對(duì)基于單片機(jī)的簡(jiǎn)單流水燈進(jìn)行Proteus仿真？

2021-07-19 09:05:19

求大佬分享一種簡(jiǎn)單易行的可編程振蕩器構(gòu)建方法

本文介紹一種簡(jiǎn)單易行的可編程振蕩器構(gòu)建方法，其中，振蕩頻率和幅度可以通過使用digiPOT來彼此獨(dú)立地調(diào)節(jié)。

2021-06-17 06:03:39

汽車發(fā)動(dòng)機(jī)升級(jí)產(chǎn)品，一種電子加速器是否真實(shí)？

等等，認(rèn)為我在造謠言，可惜的我是農(nóng)民，沒資金沒人脈關(guān)系，要不然展示給你看，證明高手在民間。我說過一種電子加速器表面看簡(jiǎn)單，如果你在一種電子加速器再纏繞一層結(jié)果毫無效果，所以一種電子加速器的山寨版是很難

2016-10-09 20:48:47

萌新求助，求一種簡(jiǎn)單的MOS管直流電機(jī)驅(qū)動(dòng)電路

萌新求助，求一種簡(jiǎn)單的MOS管直流電機(jī)驅(qū)動(dòng)電路

2021-10-19 06:49:59

萌新求助，求分享一種簡(jiǎn)單的的H橋電路

萌新求助，求分享一種簡(jiǎn)單的的H橋電路

2021-10-15 08:58:04

請(qǐng)問發(fā)送緩存FIFO里面應(yīng)該怎么設(shè)置？

我現(xiàn)在就想實(shí)現(xiàn)往SCITXBUF里面寫一字節(jié)，然后數(shù)據(jù)立馬發(fā)送出去，不需要觸發(fā)發(fā)送中斷。請(qǐng)問發(fā)送緩存FIFO里面應(yīng)該怎么設(shè)置？EALLOW; // Init_Bauud // Note

2018-09-19 09:39:02

請(qǐng)問怎么設(shè)計(jì)一種簡(jiǎn)單方便的自動(dòng)開/關(guān)機(jī)電路？

本文僅使用一個(gè)D觸發(fā)器設(shè)計(jì)了一種結(jié)構(gòu)簡(jiǎn)單，使用方便可靠的開/關(guān)機(jī)電路。

2021-04-12 06:48:36

請(qǐng)問怎樣去設(shè)計(jì)一種異步FIFO？

為什么要設(shè)計(jì)一種異步FIFO？異步FIFO的設(shè)計(jì)原理是什么？怎樣去設(shè)計(jì)一種異步FIFO？

2021-06-18 09:20:29

高速緩存/海量緩存的設(shè)計(jì)實(shí)現(xiàn)

數(shù)據(jù)采集板并行采樣０．１ｓ將產(chǎn)生３２ＭＢ的數(shù)據(jù)量，所以，通常需要海量緩存來存儲(chǔ)采樣數(shù)據(jù)。　?。?、高速緩存的實(shí)現(xiàn)　　通常構(gòu)成高速緩存的方案有三種：　　第一種是FIFO（先進(jìn)先出）方式。FIFO存儲(chǔ)器就象

2020-12-04 15:59:14

什么是fifo

1．什么是FIFO？FIFO是英文First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)

2009-07-22 16:00:48

一種新的擴(kuò)頻序列偶的研究

該文提出一種新的最佳相關(guān)信號(hào)，即偽隨機(jī)屏蔽序列偶，研究了其變換性質(zhì)和組合允許條件，運(yùn)用這些性質(zhì)和條件可以縮小偽隨機(jī)屏蔽序列偶的搜索范圍，提高計(jì)算機(jī)搜索的效率。

2009-11-19 16:43:48

一種異步FIFO的設(shè)計(jì)方法

摘要：使用FIFO同步源自不同時(shí)鐘域的數(shù)據(jù)是在數(shù)字IC設(shè)計(jì)中經(jīng)常使用的方法，設(shè)計(jì)功能正確的FUFO會(huì)遇到很多問題，探討了兩種不同的異步FIFO的設(shè)計(jì)思路。兩種思路

2006-03-24 12:58:33

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什么是fifo fifo什么意思 GPIF和FIFO的區(qū)別

什么是fifo (First Input First Output，先入先出隊(duì)列)這是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。1．什么是FIFO

2007-12-20 13:51:59

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FIFO芯片IDT72V3680的功能特點(diǎn)及應(yīng)用

1 FIFO概述　　FIFO芯片是一種具有存儲(chǔ)功能的高速邏輯芯片，可在高速數(shù)字系統(tǒng)中用作數(shù)據(jù)緩存。FIFO通常利用雙口RAM和讀寫地址產(chǎn)生模塊來實(shí)現(xiàn)其功能。FIFO的接口信號(hào)包括異步

2010-08-06 10:22:04

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異步FIFO的設(shè)計(jì)分析及詳細(xì)代碼

本文首先對(duì)異步 FIFO 設(shè)計(jì)的重點(diǎn)難點(diǎn)進(jìn)行分析，最后給出詳細(xì)代碼。一、FIFO簡(jiǎn)單講解 FIFO的本質(zhì)是RAM，先進(jìn)先出重要參數(shù)：fifo深度（簡(jiǎn)單來說就是需要存多少個(gè)數(shù)據(jù)） fifo

2017-11-15 12:52:41

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Redis在高速緩存系統(tǒng)中的序列化算法研究

Redis是一個(gè)key？value存儲(chǔ)系統(tǒng)，通過對(duì)Redis高速緩存系統(tǒng)的序列化算法優(yōu)化，可提高緩存讀取的效率和存儲(chǔ)容量。引入現(xiàn)代統(tǒng)計(jì)學(xué)中Bootstrap理論，提出基于隨機(jī)相位高斯偽隨機(jī)數(shù)重排

2017-11-23 16:07:53

基于FPGA片上集成的高速FIFO實(shí)現(xiàn)緩存以及同步數(shù)據(jù)傳輸?shù)膽?yīng)用

）片上集成的高速FIFO實(shí)現(xiàn)采集數(shù)據(jù)的高速緩存并通過對(duì)高速FIFO的讀寫操作實(shí)現(xiàn)總線同步數(shù)據(jù)傳輸，提高數(shù)據(jù)的傳輸速率。

2018-07-12 09:06:00

4707

fifo存儲(chǔ)器是什么_fifo存儲(chǔ)器有什么特點(diǎn)

FIFO（ First In First Out）簡(jiǎn)單說就是指先進(jìn)先出。由于微電子技術(shù)的飛速發(fā)展，新一代FIFO芯片容量越來越大，體積越來越小，價(jià)格越來越便宜。作為一種新型大規(guī)模集成電路，FIFO芯片以其靈活、方便、高效的特性。

2017-12-06 14:29:31

10173

六階分圓序列的循環(huán)碼構(gòu)造

。 循環(huán)碼是線性碼中的一類，在電子產(chǎn)品、數(shù)據(jù)傳輸技術(shù)、廣播系統(tǒng)有著廣泛的應(yīng)用。由于他們有著高效的編碼和解碼算法，在計(jì)算機(jī)中也有著廣泛的應(yīng)用。本文中，首先構(gòu)造了在GF （q）上周期為素?cái)?shù)胛的六階分圓序列，并且給出了序列的線性復(fù)

2017-12-12 19:13:15

渲染中的幀緩存和深度緩存

渲染涉及大量的緩存，這里緩存只是一個(gè)簡(jiǎn)單的存有像素?cái)?shù)據(jù)的矩形內(nèi)存塊，最重要緩存是幀緩存和深度緩存。

2018-05-14 11:44:45

5584

FIFO是什么？有什么用？FIFO IP核應(yīng)該如何使用？

FIFO是英文First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，他與普通存儲(chǔ)器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡(jiǎn)單，但缺點(diǎn)就是只能順序?qū)懭霐?shù)據(jù)，順序的讀出數(shù)據(jù)，其數(shù)據(jù)地址由內(nèi)部讀寫指針自動(dòng)加1完成，不能像普通存儲(chǔ)器那樣可以由地址線決定讀取或?qū)懭肽硞€(gè)指定的地址。

2018-07-20 08:00:00

如何配置自己需要的FIFO？FIFO配置全攻略

配置FIFO的方法有兩種：一種是通過QUARTUS II 中TOOLS下的MegaWizard Plug-In Manager 中選擇FIFO參數(shù)編輯器來搭建自己需要的FIFO，這是自動(dòng)生成FIFO的方法

2018-07-20 08:00:00

數(shù)據(jù)處理時(shí)為什么要從DMA緩存空間中獲??？

1、初始化時(shí)開啟串口的空閑中斷，并且初始化為循環(huán)DMA。2、觸發(fā)空閑中斷時(shí)，更新索引，這個(gè)索引表示當(dāng)前寫入索引值，用于上層判斷緩存空間已寫入的數(shù)據(jù)（魚鷹前面寫了關(guān)于循環(huán)FIFO的筆記，可自行查看

2020-06-24 11:28:59

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Xilinx異步FIFO的大坑

FIFO是FPGA處理跨時(shí)鐘和數(shù)據(jù)緩存的必要IP，可以這么說，只要是任意一個(gè)成熟的FPGA涉及，一定會(huì)涉及到FIFO。但是我在使用異步FIFO的時(shí)候，碰見幾個(gè)大坑，這里總結(jié)如下，避免后來者入坑。

2021-03-12 06:01:34

一種基于內(nèi)容優(yōu)先級(jí)的緩存替換策略PFC

多數(shù) NDMANET緩存策略研究未考慮內(nèi)容的優(yōu)先級(jí)，從而降低了重要內(nèi)容在節(jié)點(diǎn)移動(dòng)環(huán)境下的可用性。針對(duì)該問題，提出一種基于內(nèi)容優(yōu)先級(jí)的緩存替換策略PFC。根據(jù)節(jié)點(diǎn)內(nèi)容對(duì)可用性的不同需求劃分內(nèi)容優(yōu)先級(jí)

2021-03-24 14:48:43

詳解同步FIFO和異步FIFO?

1.定義 FIFO是英文First In First Out 的縮寫，是一種先進(jìn)先出的數(shù)據(jù)緩存器，他與普通存儲(chǔ)器的區(qū)別是沒有外部讀寫地址線，這樣使用起來非常簡(jiǎn)單，但缺點(diǎn)就是只能順序?qū)懭霐?shù)據(jù)，順序

2021-04-09 17:31:42

4697

FIFO最小深度計(jì)算所有情況

數(shù)據(jù)緩存下來，那么我們需要開多大的空間緩存這些數(shù)據(jù)呢？緩存開大了會(huì)浪費(fèi)資源，開小了會(huì)丟失數(shù)據(jù)，如何去計(jì)算最小FIFO深度是本文的重點(diǎn)。本文涵蓋了FIFO最小深度計(jì)算所有情況：假如模塊A不間斷的往FIFO中寫數(shù)據(jù)，模塊B同樣不間斷的從FIFO中讀數(shù)據(jù)

2021-05-11 14:37:08

1950

一種門控循環(huán)單元興趣點(diǎn)推薦算法

對(duì)時(shí)間序列和相關(guān)距離信息進(jìn)行建模，提取用戶訪問興趣點(diǎn)的偏好特征，并基于該特征對(duì)用戶進(jìn)行興趣點(diǎn)推薦。在真實(shí)數(shù)據(jù)集上進(jìn)行的實(shí)驗(yàn)結(jié)果表明，與傳統(tǒng)循環(huán)神經(jīng)網(wǎng)絡(luò)算法相比，該算法能夠覆蓋用戶訪問興趣點(diǎn)的長(zhǎng)序列，推薦結(jié)果更

2021-05-13 16:19:36

超全面解析FIFO的原理及應(yīng)用

First Input First Output的縮寫，先入先出隊(duì)列，這是一種傳統(tǒng)的按序執(zhí)行方法，先進(jìn)入的指令先完成并引退，跟著才執(zhí)行第二條指令。是一種先進(jìn)先出的數(shù)據(jù)緩存器，他與普通存儲(chǔ)器的區(qū)別

2021-05-29 09:10:49

24294

異步bus交互（三）—FIFO

2021-12-17 18:29:31

如何簡(jiǎn)單快速地計(jì)算FIFO的最小深度

FIFO最常被用來解決寫、讀不匹配的問題(時(shí)鐘、位寬)，總結(jié)下來，其實(shí)FIFO最大的作用就是緩沖。既然是緩沖，那么就要知道這個(gè)緩存的空間到底需要多大。接下來的討論，都建立在滿足一次FIFO突發(fā)傳輸

2022-02-26 17:41:52

3045

FPGA學(xué)習(xí)-基于FIFO的行緩存結(jié)構(gòu)

在FPGA中對(duì)圖像的一行數(shù)據(jù)進(jìn)行緩存時(shí)，可以采用FIFO這一結(jié)構(gòu)，如上圖所示，新一行圖像數(shù)據(jù)流入到FIFO1中，FIFO1中會(huì)對(duì)圖像數(shù)據(jù)進(jìn)行緩存，當(dāng)FIFO1中緩存有一行圖像數(shù)據(jù)時(shí)，在下一行圖像數(shù)據(jù)來臨的時(shí)候，將FIFO1中緩存的圖像數(shù)據(jù)讀出，并傳遞給下一個(gè)FIFO

2022-05-10 09:59:29

3056

在Python中實(shí)現(xiàn)更簡(jiǎn)單好用的函數(shù)運(yùn)算緩存

我們即將學(xué)習(xí)的是：在Python中實(shí)現(xiàn)更簡(jiǎn)單好用的函數(shù)運(yùn)算緩存。函數(shù)運(yùn)算緩存，顧名思義就是我們可以針對(duì)指定的函數(shù)，讓其記住過往參數(shù)輸入和返回結(jié)果，使得后續(xù)接收到相同的參數(shù)時(shí)跳過函數(shù)運(yùn)算，直接返回已緩存的結(jié)果值。

2022-08-05 11:05:34

722

異步fifo詳解

異步fifo詳解一. 什么是異步FIFO FIFO即First in First out的英文簡(jiǎn)稱，是一種先進(jìn)先出的數(shù)據(jù)緩存器，與普通存儲(chǔ)器的區(qū)別在于沒有外部讀寫的地址線，缺點(diǎn)是只能順序的讀取

2022-12-12 14:17:41

2790

Python中的for循環(huán)結(jié)構(gòu)

在 Python 中，for 循環(huán)是一種常用的結(jié)構(gòu)，用于遍歷序列（如列表、元組、字符串）中的元素。

2023-04-19 15:45:51

1409

怎樣設(shè)計(jì)一個(gè)同步FIFO？（1）

今天咱們開始聊聊FIFO的設(shè)計(jì)。FIFO是一個(gè)數(shù)字電路中常見的模塊，主要作用是數(shù)據(jù)產(chǎn)生端和接受端在短期內(nèi)速率不匹配時(shí)作為數(shù)據(jù)緩存。FIFO是指First In, First Out，即先進(jìn)先出，跟大家排隊(duì)一樣。越早排隊(duì)的人排在越前面，輪到他的次序也越早，所以FIFO有些時(shí)候也被稱為隊(duì)列queue。

2023-05-04 15:48:20

544

一個(gè)簡(jiǎn)單的RTL同步FIFO設(shè)計(jì)

FIFO 是FPGA設(shè)計(jì)中最有用的模塊之一。FIFO 在模塊之間提供簡(jiǎn)單的握手和同步機(jī)制，是設(shè)計(jì)人員將數(shù)據(jù)從一個(gè)模塊傳輸?shù)搅硪粋€(gè)模塊的常用選擇。

2023-06-14 08:59:29

223

FPGA FIFO深度計(jì)算的基本步驟和示例

FIFO(First In First Out)是一種先進(jìn)先出的存儲(chǔ)結(jié)構(gòu)，經(jīng)常被用來在FPGA設(shè)計(jì)中進(jìn)行數(shù)據(jù)緩存或者匹配傳輸速率。

2023-08-07 15:39:50

446

基于循環(huán)隊(duì)列的FIFO緩存實(shí)現(xiàn)

FIFO緩存是介于兩個(gè)子系統(tǒng)之間的彈性存儲(chǔ)器，其概念圖如圖1所示。它有兩個(gè)控制信號(hào)，wr和rd，用于讀操作和寫操作。當(dāng)wr被插入時(shí)，輸入的數(shù)據(jù)被寫入緩存，此時(shí)讀操作被忽視。FIFO緩存的head一般

2023-09-11 10:12:39

376

同步FIFO和異步FIFO的區(qū)別同步FIFO和異步FIFO各在什么情況下應(yīng)用

簡(jiǎn)單的一種，其特點(diǎn)是輸入和輸出都與時(shí)鐘信號(hào)同步，當(dāng)時(shí)鐘到來時(shí)，數(shù)據(jù)總是處于穩(wěn)定狀態(tài)，因此容易實(shí)現(xiàn)數(shù)據(jù)的傳輸和存儲(chǔ)。而異步FIFO則是在波形的上升沿和下降沿上進(jìn)行處理，在輸入輸出端口處分別增加輸入和輸出指針，用于管理數(shù)據(jù)的讀寫。異步FIFO的輸入和輸出可同時(shí)進(jìn)行，中間可以

2023-10-18 15:23:58

790

簡(jiǎn)述一種fifo讀控制的不合理設(shè)計(jì)案例

本文將簡(jiǎn)述一種fifo讀控制的不合理設(shè)計(jì)案例，在此案例中，異常報(bào)文將會(huì)堵在fifo中，造成頭阻塞。

2023-10-30 14:25:34

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python最簡(jiǎn)單for循環(huán)例子

Python是一種簡(jiǎn)單而又強(qiáng)大的編程語言，通過其清晰的語法和豐富的功能庫，我們可以實(shí)現(xiàn)各種各樣的任務(wù)。其中一個(gè)最基本的語法結(jié)構(gòu)就是for循環(huán)，讓我們來看一下如何使用for循環(huán)來編寫一個(gè)最簡(jiǎn)單的例子

2023-11-21 14:53:39

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一種簡(jiǎn)單的、真實(shí)的基于循環(huán)序列的FIFO緩存設(shè)計(jì)

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