中心控制器 - 基于FPGA的高速采集和深存儲的模塊設(shè)計(jì)

FPGA作為高速采集和深存儲模塊的中心控制器，主要負(fù)責(zé)控制A/D轉(zhuǎn)換器、外部FIFO、Flash陣列以及內(nèi)部總線間的相互通信，各個(gè)模塊的作用如下：
(1)A/D控制以及FIFO寫控制模塊：系統(tǒng)上電后，該模塊主動實(shí)現(xiàn)A/D轉(zhuǎn)換器的初始化、FIFO的初始化，在采集狀態(tài)下，控制A/D轉(zhuǎn)換器的采樣，并將數(shù)據(jù)寫入FIFO中。

(2)接口控制以及FIFO讀控制模塊：系統(tǒng)上電后，將內(nèi)部總線發(fā)送過來的命令轉(zhuǎn)發(fā)給各個(gè)子模塊，在采集狀態(tài)下，讀取FIFO中的數(shù)據(jù)，并對數(shù)值進(jìn)行判斷，滿足條件時(shí)，將數(shù)據(jù)傳輸給Flash陣列控制模塊。在讀數(shù)狀態(tài)下，接收Flash陣列控制模塊傳遞過來的數(shù)據(jù)，并通過內(nèi)部總線將數(shù)據(jù)通過接口模塊上傳給上位機(jī)，進(jìn)行數(shù)據(jù)的分析、判斷。

(3)Flash陣列控制模塊：系統(tǒng)上電后，該模塊對Flash無效塊進(jìn)行掃描，并生成列表。在擦除狀態(tài)下，該模塊控制Flash陣列的擦除流程；在采集狀態(tài)下，該模塊將前一級送過來的數(shù)據(jù)進(jìn)行存儲；在讀數(shù)狀態(tài)下，該模塊讀取Flash陣列中的數(shù)據(jù)，并傳遞給前一級模塊。其FPGA具體的控制流程圖如圖4所示。

3.2 Flash讀寫
本設(shè)計(jì)中，存儲芯片選用三星公司的K9WBG08U1M。Flash的寫入過程需要進(jìn)行頁編程，頁編程的最大時(shí)間為700 ?滋s，典型時(shí)間為200 ?滋s，經(jīng)實(shí)際測試頁編程時(shí)間為150 ?滋s～250 ?滋s。在頁編程時(shí)間內(nèi)，不能對Flash進(jìn)行操作。K9WBG08U1M擁有兩個(gè)片選信號，在chip1進(jìn)入編程后，對chip2進(jìn)行寫入操作，從而錯(cuò)過編程時(shí)間。K9WBG08U1M可以將內(nèi)部存儲空間分為4個(gè)存儲平面，每個(gè)平面由2 048個(gè)塊和4 KB的頁寄存器組成，每個(gè)平面可以進(jìn)行單獨(dú)的擦除和編程操作[6]。設(shè)計(jì)中，F(xiàn)lash采用交替雙平面編程方式，可以大大提高存儲芯片的寫入速度。在進(jìn)行雙平面操作時(shí)，必須選擇plane0和plane1或者plane2和plane3同時(shí)進(jìn)行操作。如令chip1中plane0和plane1為第1組，chip1中plane2和plane3為第2組，chip2中plane0和plane1為第3組，chip2中plane0和plane1為第4組，交替雙平面編程方式流程圖如圖5所示。當(dāng)寫完第1組頁寄存器以后，將進(jìn)入200 μs的編程時(shí)間，此時(shí)再對第2、3和4組加載數(shù)據(jù)。當(dāng)?shù)?組加載完數(shù)據(jù)以后，第1組已經(jīng)完成了編程，可以繼續(xù)對第1組加載數(shù)據(jù)[7]。

為了方便對塊地址的統(tǒng)一管理，每次上電后先掃描Flash內(nèi)部無效塊，并生成無效塊列表，存放于FPGA內(nèi)部ROM中。只要不斷電，F(xiàn)lash的擦除、讀、寫操作都按照列表操作，不再進(jìn)行無效塊檢測[8]。若對應(yīng)的塊地址為有效塊，則將數(shù)據(jù)寫入該塊中。

3.3 模/數(shù)轉(zhuǎn)換

根據(jù)THS1408的采樣時(shí)序和采樣率確定A/D采集時(shí)序，如圖6所示。系統(tǒng)時(shí)鐘clk為60 MHz，通過計(jì)數(shù)器對系統(tǒng)時(shí)鐘進(jìn)行十分頻，產(chǎn)生A/D采樣時(shí)鐘ad_clk為6 MHz，在時(shí)鐘上升沿對輸入的模擬信號進(jìn)行采樣并進(jìn)行模/數(shù)轉(zhuǎn)換，在時(shí)鐘下降沿輸出數(shù)字量，數(shù)據(jù)輸出延時(shí)25 ns。通過控制數(shù)據(jù)輸出使能out_oe完成轉(zhuǎn)換后的14 bit數(shù)字量的輸出，并將其緩存入外部FIFO中。當(dāng)符合觸發(fā)條件時(shí)，將數(shù)據(jù)存入對應(yīng)的16 GB Flash陣列中。

4 實(shí)驗(yàn)結(jié)果與驗(yàn)證

為驗(yàn)證系統(tǒng)的功能，將采集與存儲系統(tǒng)接入地面測試系統(tǒng)，如圖7所示。
在地面檢測模式下，地面測試臺向系統(tǒng)提供模擬信號供其采集(這里提供頻率為3.8 Hz的正弦模擬信號)。采集與存儲系統(tǒng)對此正弦模擬信號進(jìn)行采集、A/D轉(zhuǎn)換、編幀和存儲。當(dāng)采集存儲結(jié)束之后，地面測試臺向采集和存儲系統(tǒng)下發(fā)讀數(shù)命令將系統(tǒng)轉(zhuǎn)換存儲后的數(shù)據(jù)讀回測試臺，并通過USB將數(shù)據(jù)上傳給上位機(jī)。上位機(jī)軟件對數(shù)據(jù)采集模塊采回的數(shù)據(jù)進(jìn)行數(shù)據(jù)處理和分析，在數(shù)據(jù)的幀校驗(yàn)準(zhǔn)確無誤后，對分解后的數(shù)據(jù)進(jìn)行繪圖分析，繪圖結(jié)果如圖8所示，可以清楚地看到正弦波形。通過10次連續(xù)的采集和Flash讀取測試，驗(yàn)證了系統(tǒng)的可靠性和準(zhǔn)確性。

本文介紹了一種基于FPGA的高速采集和深存儲的模塊設(shè)計(jì)，整個(gè)設(shè)計(jì)在實(shí)現(xiàn)高速數(shù)據(jù)采集的同時(shí)也實(shí)現(xiàn)了大容量的數(shù)據(jù)存儲。物理層上采用高速的模/數(shù)轉(zhuǎn)換器，同時(shí)增加了放大、濾波等調(diào)理電路，在硬件電路上降低了信號的噪聲，并且采用了構(gòu)造Flash陣列的方法，提高了數(shù)據(jù)的存儲深度。該設(shè)計(jì)已可實(shí)現(xiàn)采樣率為6 MHz的數(shù)據(jù)采集以及高達(dá)16 GB的存儲容量，并具有實(shí)現(xiàn)簡單以及功耗低的特點(diǎn)，在高速數(shù)據(jù)傳輸應(yīng)用中具有很高的應(yīng)用和參考價(jià)值。

參考文獻(xiàn)
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