FPGA開發(fā)中如何對整個(gè)設(shè)計(jì)添加時(shí)序約束

什么是靜態(tài)時(shí)序分析？

通俗來說：在輸入信號到輸出信號中，因?yàn)榻?jīng)過的傳輸路徑、寄存器、門電路等器件的時(shí)間，這個(gè)時(shí)間就是時(shí)序。開發(fā)工具不知道我們路徑上的要求，我們通過時(shí)序約束來告訴開發(fā)工具，根據(jù)要求，重新規(guī)劃，從而實(shí)現(xiàn)我們的時(shí)序要求，達(dá)到時(shí)序的收斂。

我們對整個(gè)設(shè)計(jì)添加時(shí)序約束，讓整個(gè)設(shè)計(jì)。

時(shí)序的欠約束：約束的少了；

時(shí)序的過約束：約束了過了；

時(shí)序基本概念：時(shí)鐘

建立時(shí)間setup和保持時(shí)間hold

建立時(shí)間：在時(shí)鐘上升沿前，數(shù)據(jù)不能改變的最小時(shí)間；

保持時(shí)間：在數(shù)據(jù)上升沿后，數(shù)據(jù)不能改變的最小時(shí)間；

例子

三種時(shí)序路徑

分析一個(gè)寄存器的延時(shí)

setup slack余量，這個(gè)時(shí)間是差了一個(gè)時(shí)鐘周期；

數(shù)據(jù)達(dá)到時(shí)間，首先是發(fā)射時(shí)鐘+時(shí)鐘到REG1的延時(shí)+reg1的延時(shí)+傳輸路徑的延時(shí)

數(shù)據(jù)時(shí)間需求：鎖存時(shí)鐘+時(shí)鐘到reg2的延時(shí)-setup時(shí)間

hold時(shí)間余量，這里分析的應(yīng)該是同一個(gè)周期里面的時(shí)間，這個(gè)時(shí)間是對齊的；