關(guān)于晶圓與芯片之間的聯(lián)系與異同

芯片代工廠商正在將新節(jié)點(diǎn)工藝和現(xiàn)有節(jié)點(diǎn)的不同工藝大量投入到市場，給芯片制造商帶來了困擾和一系列的挑戰(zhàn)。

目前已有10nm和7nm的全節(jié)點(diǎn)工藝，正在研發(fā)5nm和3nm工藝。同時(shí)引入了越來越多的半節(jié)點(diǎn)或“node-let”技術(shù)，包括12nm，11nm，8nm，6nm和4nm。

Node-let在全節(jié)點(diǎn)工藝的基礎(chǔ)上發(fā)展而來。例如，12nm和11nm比16nm/14nm的版本稍先進(jìn)，8nm和6nm與7nm屬于相同類別。

節(jié)點(diǎn)名稱不再像過去一樣直接反映晶體管的實(shí)際尺寸。一些芯片制造商通過大肆吹捧節(jié)點(diǎn)名稱來顯示其在「工藝競賽」中的領(lǐng)導(dǎo)地位。而實(shí)際上，其中的數(shù)字是隨意定義的，許多業(yè)內(nèi)人士僅把它們當(dāng)作營銷術(shù)語。

節(jié)點(diǎn)的數(shù)字很容易理解。對(duì)于代工廠客戶來說，挑戰(zhàn)在于決定使用哪個(gè)工藝進(jìn)行設(shè)計(jì)以及是否可以提供價(jià)值。隨著IC設(shè)計(jì)成本的增加，客戶不再能負(fù)擔(dān)得起每個(gè)節(jié)點(diǎn)開發(fā)一個(gè)新的芯片。西門子（Siemens）旗下Mentor的總裁兼首席執(zhí)行官Wally Rhinesyu 說，“所以你必須比較和選擇，了解自己的需求和代工廠的能力?！?/p>

對(duì)于代工廠來說，挑戰(zhàn)在于拓展所有這些新工藝，新的10nm和7nm工藝預(yù)計(jì)將在2018年進(jìn)行大批量生產(chǎn)，新工藝是當(dāng)前16nm / 14nm finFET晶體管的縮小版，并且更加復(fù)雜。finFET中，電流的控制是通過將柵極加到鰭的三個(gè)面上實(shí)現(xiàn)的。

圖1：FinFET與平面晶體管 來源：Lam Research

第一代10nm / 7nm工藝將采用光刻和多圖案成形設(shè)計(jì)（multiple patterning），引入了更多的掩膜層和更小的特征尺寸。缺陷更難被發(fā)現(xiàn)。10nm/7nm的工藝中不同制造設(shè)備的差異也變得更難處理。

顯然，這個(gè)行業(yè)面臨一些挑戰(zhàn)，“7nm晶圓代工產(chǎn)品的使用可能令人失望，”Gartner的分析師Samuel Wang說，“我之所以這樣認(rèn)為，是因?yàn)樵O(shè)計(jì)者首個(gè)7nm芯片的硅成品率遠(yuǎn)遠(yuǎn)低于以前的節(jié)點(diǎn)。設(shè)計(jì)成本高，設(shè)計(jì)復(fù)雜，與合作者深入合作需求高，這些都使一次性設(shè)計(jì)成功7nm的SOC變得遙不可及?！?/p>

一段時(shí)間后，芯片制造商發(fā)現(xiàn)有可能會(huì)解決這個(gè)問題。之后，為了簡化這個(gè)過程，供應(yīng)商希望在7nm和/或5nm工藝的第二階段加入極紫外（EUV）光刻。但是，EUV也存在一些挑戰(zhàn)。

FinFET預(yù)計(jì)將縮小至5nm。 除此之外，芯片制造商正在研究各種下一代晶體管類型。 客戶也正在評(píng)估其他選項(xiàng)，如高級(jí)包裝。

總的來看，全節(jié)點(diǎn)工藝周期從傳統(tǒng)的2年增加至2.5到3年。盡管如此，在全節(jié)點(diǎn)和半節(jié)點(diǎn)技術(shù)基礎(chǔ)上，業(yè)界面臨著以更快速度提供更多更復(fù)雜技術(shù)的壓力。應(yīng)用材料（Applied Materials）半導(dǎo)體產(chǎn)品集團(tuán)高級(jí)副總裁Prabu Raja說，“這個(gè)行業(yè)正在快速地發(fā)展，客戶每年都在推動(dòng)我們?cè)诟鱾€(gè)方面做出新的改變?！?/p>

什么是節(jié)點(diǎn)？

芯片由晶體管和內(nèi)部互連組成，我們把晶體管看作開關(guān)。通過銅布線實(shí)現(xiàn)晶體管頂部的互連，這些布線使電信號(hào)實(shí)現(xiàn)在晶體管間的傳遞。

圖2：具有前端和后端的芯片。 來源：維基百科

芯片有10到15層銅互連。通常，第二金屬層M2的間距最窄。 TechInsights的分析師Andy Wei表示，“以前，技術(shù)節(jié)點(diǎn)名稱根據(jù)最窄節(jié)距定義，通常是最合適的布線間距（在M2）。”

隨著每個(gè)節(jié)點(diǎn)推進(jìn)，晶體管規(guī)格縮小了0.7倍。采用光刻技術(shù)縮小晶體管尺寸，晶體管縮小的同時(shí)，性能提升15％，成本下降35％，面積增加50％，功耗降低40％。這個(gè)定理普遍適用于90nm, 65nm, 45nm等數(shù)字定義的不同工藝。

但是，28nm以后定理開始失效。英特爾仍遵循0.7倍的縮放規(guī)律，但在16nm/14nm，其他規(guī)律不再遵循以上定理，不再與金屬層間距那么相關(guān)。 “之前節(jié)點(diǎn)的名字有一定的含義，通常與金屬節(jié)距有關(guān)，”魏說，“在某些方面，我們不再考慮節(jié)距，而是把關(guān)注點(diǎn)更多地放在下一個(gè)節(jié)點(diǎn)及其特征上?！?/p>

因此，節(jié)點(diǎn)名稱和規(guī)格不再與M2間距一致，而且不同廠商的也不一樣?？偠灾缃竦墓?jié)點(diǎn)名稱“更像是一個(gè)市場化的數(shù)字”，他說，“當(dāng)然，每一個(gè)節(jié)點(diǎn)都是上一個(gè)節(jié)點(diǎn)的改進(jìn)?！?/p>

更重要的是，28nm以后晶體管的尺寸縮小更加困難。光刻可以解決一些尺寸縮小的方法，但不適用于所有的尺寸。

因此，單個(gè)晶體管的成本——按比例縮小的關(guān)鍵指標(biāo)——不再遵循陡峭地線性下降的規(guī)律?！叭绻覀兂饘匍g距外加入其它的考慮，這將更加不符合線性下降的規(guī)律。如果我們根據(jù)金屬間距除以一個(gè)實(shí)際因子來定義節(jié)點(diǎn)名稱，曲線將變得平緩，但實(shí)際上并不符合我們所期望的縮放比例?！彼f。

而且，隨著設(shè)計(jì)成本的不斷增加，更少的代工廠客戶可以承擔(dān)得起先進(jìn)節(jié)點(diǎn)工藝的費(fèi)用，16nm/14nm芯片的平均集成電路設(shè)計(jì)成本為8000萬美元，而28nm平面器件的平均集成電路設(shè)計(jì)成本僅為3000萬美元。根據(jù)Gartner的說法，設(shè)計(jì)一個(gè)7nm的芯片要花費(fèi) 2.71億美元。

工藝節(jié)點(diǎn)為16nm / 14nm的finFET對(duì)很多客戶來說非常昂貴。 “如果客戶不需要finFET的性能，那根本不用考慮16nm/14nm的finFET，因?yàn)樗F了?！甭?lián)華電子（UMC）美國銷售的副總裁Walter Ng表示，“據(jù)我們了解，目前仍有大量的客戶關(guān)注28nm，只有特別少的客戶在關(guān)注finFETs。

有很多應(yīng)用不需要前沿的工藝節(jié)點(diǎn)?！澳憧?a target="_blank">汽車電子或物聯(lián)網(wǎng)，很多客戶無法承擔(dān)前沿工藝的費(fèi)用，因此，很多汽車電子也不會(huì)用到最先進(jìn)的工藝節(jié)點(diǎn)，”Ng說。

也有可以承擔(dān)起先進(jìn)節(jié)點(diǎn)工藝設(shè)計(jì)費(fèi)用的代工廠客戶，因?yàn)樗麄冃枰獙⒆钕冗M(jìn)的工藝應(yīng)用于像智能手機(jī)這樣的傳統(tǒng)的應(yīng)用程序。

人工智能，機(jī)器學(xué)習(xí)和電子貨幣是推動(dòng)工藝節(jié)點(diǎn)發(fā)展的幾個(gè)最新應(yīng)用。 “深度學(xué)習(xí)應(yīng)用正在席卷全球，其中的訓(xùn)練需要巨大的計(jì)算能力，通常由GPU和專用處理器加速?！盌2S首席執(zhí)行官Aki Fujimura表示，“僅此就會(huì)增加全球?qū)Ω咝阅苡?jì)算的需求。所以毫無疑問，發(fā)展7nm及以下的工藝很有必要。尤其是適用于仿真，圖像處理和深度學(xué)習(xí)的GPU。要實(shí)現(xiàn)所有的這些事情，我們必須有足夠的計(jì)算能力。

出于以上考慮，半導(dǎo)體行業(yè)不能停止，甚至不能放慢腳步，這也是為什么芯片制造商一直在尋求使芯片尺寸縮小的新方法。許多方法屬于過度縮放（over-scaling）的范疇。英特爾稱之為“超微縮技術(shù)（hyper-scaling）”。

例如，從22nm / 20nm開始，芯片制造商開始使用193nm浸入式光刻以及各種多圖案成形技術(shù)。為了減小40nm多的間距，多圖案成形在制造中進(jìn)行了多次光刻，蝕刻和沉積。

同時(shí)，原來的平面結(jié)構(gòu)也發(fā)展成了三維結(jié)構(gòu)。finFET就是一個(gè)最好的例子。然后出現(xiàn)了全柵覆蓋結(jié)構(gòu)（gate-over-contact）和其他結(jié)構(gòu)。這反過來改變了材料的混合集成。 “當(dāng)考慮到垂直結(jié)構(gòu)時(shí)，又會(huì)出現(xiàn)許多新材料。 那如何對(duì)這些材料進(jìn)行沉積和刻蝕？關(guān)于材料的選擇方式就出現(xiàn)了巨大的變化，”Applied的Raja說。

再舉一個(gè)例子，供應(yīng)商使用的設(shè)計(jì)協(xié)同優(yōu)化技術(shù)。其中的想法是在每個(gè)節(jié)點(diǎn)，在一個(gè)標(biāo)準(zhǔn)單元布局中減小單元高度和單元大小。

標(biāo)準(zhǔn)單元是設(shè)計(jì)中預(yù)定義的邏輯元件。這些單元被放置在一個(gè)網(wǎng)格中，track用來是標(biāo)準(zhǔn)單元高度的計(jì)量單位。例如，根據(jù)微電子研究中心（Imec）的說法，10nm可能有7.5軌道高度（7.5-track height），64nm的柵極間距，48nm的金屬間距。

在7nm情況下，高度大概為7 至 6 tracks，據(jù)微電子研究中心分析，柵極和金屬間距分別為56nm和36nm。

圖3縮放單元使單元庫縮小 來源：Imec

這反過來又使縮放提升了0.52倍。“尺寸縮放與標(biāo)準(zhǔn)單元高度縮放并行?！?Imec半導(dǎo)體技術(shù)和系統(tǒng)的執(zhí)行副總裁An Steegen說，“這種方式使節(jié)點(diǎn)到節(jié)點(diǎn)減小了50%的面積?！?/p>

14nm開始，英特爾通過引入雙高度軌道技術(shù)（double-height track）——將兩組軌道相結(jié)合——進(jìn)一步推進(jìn)了這一技術(shù)。 “（英特爾）把原來的寬單元折疊起來，”TechInsights的Wei說，“表面上看，它好像使用了更多的區(qū)域。它比較窄，但高度變?yōu)樵瓉淼膬杀?，折疊起來面積更小。當(dāng)你折疊單元時(shí)，可以使用更小的線路，而且整體的電阻更小，性能更好。”

這種技術(shù)是否可以使縮放再次符合傳統(tǒng)單個(gè)晶體管曲線仍存在爭議，但是此技術(shù)和其他技術(shù)成為了這個(gè)等式中不可缺少的一部分。 “你需要這些技術(shù)，因?yàn)槟阏谑剐鹿?jié)點(diǎn)技術(shù)更加復(fù)雜?！备窳_方德（Global Foundries）的首席技術(shù)官Gary Patton表示，“你需要超微縮技術(shù)來滿足縮放2倍多的要求?！?/p>

那么，節(jié)點(diǎn)和node-let（有時(shí)稱為inter-nodes）的定義是什么？“至少從英特爾的角度來看，全節(jié)點(diǎn)與之前的節(jié)點(diǎn)相比需要接近2倍的晶體管密度的提高，” 英特爾高級(jí)研究員、流程架構(gòu)與集成總監(jiān)Mark解釋說，“全節(jié)點(diǎn)也是我們通常引入技術(shù)改進(jìn)的地方，例如高k /金屬柵極和finFET。半節(jié)點(diǎn)就是在全節(jié)點(diǎn)上進(jìn)一步優(yōu)化的地方?！?/p>

如何選擇成了一個(gè)問題

無論如何，代工廠客戶都不知道如何去選擇。下面的圖表中列出了一些選項(xiàng)。

圖1：代工廠計(jì)劃和現(xiàn)狀 來源：分析員，代工廠報(bào)告/半導(dǎo)體工程

節(jié)點(diǎn)解密的一種方法是將英特爾的戰(zhàn)略與其他戰(zhàn)略分開。英特爾引入了一個(gè)全節(jié)點(diǎn)的流程，在此基礎(chǔ)上開發(fā)增強(qiáng)功能。Bohr說：“英特爾經(jīng)常每三年有一個(gè)大動(dòng)作，然后在此基礎(chǔ)上反復(fù)的進(jìn)行小修改?！?/p>

其他芯片制造商的全節(jié)點(diǎn)和半節(jié)點(diǎn)工藝從名字上來看似乎是領(lǐng)先于英特爾的， “其中有些是為了競爭，” Bohr說，“英特爾工藝競賽中仍處于領(lǐng)先地位?！?/p>

然而，代工廠正在為客戶提供各種選擇。假如16nm / 14nm是一個(gè)起點(diǎn)。 “有些將保持在14nm，之后直接跳到7nm，”Global Foundries的Patton說，“而有些正在尋找14nm的擴(kuò)展?！?/p>

例如，12nm是16nm / 14nm的延伸。它的性能比16nm / 14nm稍好。

前沿，代工廠正在研發(fā)10nm / 7nm。英特爾的14nm工藝大致相當(dāng)于其他代工廠的10nm。英特爾的10nm相當(dāng)于Global Foundries和臺(tái)積電的7nm，三星的8nm。

Patton解釋說：“在我所說的“7nm”中有四種技術(shù)。“我們可以討論其中哪一個(gè)技術(shù)最高，哪個(gè)性價(jià)比最好，但是他們都在PPAC中擁有相同的編碼。”

Patton指的是客戶關(guān)注的關(guān)鍵指標(biāo)——功耗、性能、面積和成本。那么哪個(gè)節(jié)點(diǎn)提供最好的PPAC？類似于以前，它在很大程度上取決于設(shè)計(jì)和應(yīng)用。 Semico Research的制造總經(jīng)理Joanne Itow表示，“代工廠的客戶很精明，知道他們決定與誰合作、使用哪些流程最終取決于技術(shù)的性能、經(jīng)濟(jì)性以及代工廠與客戶之間的融洽程度。”

一位匿名的代工廠客戶概述了一個(gè)可能的策略。一般來說，一家公司的旗艦芯片產(chǎn)品是針對(duì)16nm / 14nm和7nm等全節(jié)點(diǎn)工藝的。

那么，一家公司可能會(huì)有一些附加產(chǎn)品或新的芯片預(yù)定為16nm/14nm。對(duì)于這些來說，公司將會(huì)考慮像12nm / 11nm這樣的半節(jié)點(diǎn)工藝。根據(jù)代工廠的說法，“代工廠不只是縮放所有的層，而是用12nm / 11nm的半節(jié)點(diǎn)工藝來縮放選定層。所以，我們可以在不增加掩膜層，不增加成本和復(fù)雜性的條件下從14nm發(fā)展到11nm。”

由于一些原因，12nm和/或11nm是很有吸引力的。多數(shù)情況下，16nm/ 14nm與12nm和11mnm之間的IP相似，因此我們很容易決定轉(zhuǎn)向12nm和11nm的半節(jié)點(diǎn)工藝。但是，如果IP在12nm和/或11nm不可用，代工廠客戶要盡量避免轉(zhuǎn)向12nm和11nm的半節(jié)點(diǎn)。

12nm和/或11nm之后，客戶可以發(fā)展到7nm或類似的工藝。所有這一切都取決于生態(tài)系統(tǒng)。并不是所有的代工廠和IP公司都可以承擔(dān)起在每個(gè)節(jié)點(diǎn)和節(jié)點(diǎn)間開發(fā)IP。 “這使半節(jié)點(diǎn)的應(yīng)用變得復(fù)雜。這不僅僅是工藝技術(shù)，而且還需要IP”據(jù)某些消息。

所以客戶必須考慮個(gè)解決方案。 “你必須更深入地看每個(gè)過程，了解規(guī)格。 “在選擇使用哪個(gè)工藝時(shí)，很大程度取決于你設(shè)計(jì)中的重要參數(shù)?！?Mentor的Rhines說，“代工廠擁有可以使用的物理IP，或者有能力將RTL級(jí)別的IP綜合到設(shè)計(jì)中并使其運(yùn)作，這一點(diǎn)也很重要?！?/p>

最重要的是，7nm的情況下代工廠需要與客戶進(jìn)行更多的合作。 Gartner公司的王先生說：“除了使這種技術(shù)可以在7nm情況下進(jìn)行生產(chǎn)外，晶圓代工廠還需要花費(fèi)更多的時(shí)間來幫助設(shè)計(jì)公司降低設(shè)計(jì)成本、驗(yàn)證IP和首個(gè)成品，以縮短產(chǎn)品上市的時(shí)間。

還有一些其他的考慮。代工廠客戶也必須檢查各種流程，并決定是否滿足需求。

并不是所有的工藝都是一樣的，但是代工廠正邁入10nm / 7nm的大體方向。 首先，他們?cè)诿總€(gè)節(jié)點(diǎn)上都做出更高更薄的鰭片以增大驅(qū)動(dòng)電流。例如，英特爾的14nm finFET技術(shù)中鰭片間距42nm，鰭片高度42nm。 10nm工藝中，英特爾的鰭片間距34nm，鰭片高度53nm，這意味著鰭片更高。

圖4： 14nm與10nm中的鰭片，金屬，柵極間距和單元高度 來源：英特爾

芯片制造商想通過EUV光刻來形成鰭片和其他結(jié)構(gòu)。EUV將有助于簡化這一過程，但對(duì)于10nm / 7nm來說該技術(shù)尚未成熟。 所以對(duì)于10nm / 7nm，最初他們將使用193nm浸沒式光刻（193nm immersion）和多圖案化。 例如，采用193nm浸沒式光刻和自對(duì)準(zhǔn)四重圖案（SAQP），英特爾在10nm工藝中開發(fā)了36nm金屬間距。

英特爾的10nm工藝有12層金屬層。最低的兩個(gè)互連層由銅變?yōu)殁?，使電遷移率提高了5-10倍，通孔電阻降低了2倍。

相比之下，Global Foundries的7nm finFET工藝具有30nm的鰭距，56nm的接觸柵極間距以及40nm的金屬間距。與英特爾不同，Global Foundries在金屬層上使用了自對(duì)準(zhǔn)雙重圖案。

“這使后端操作更加靈活，”Patton說， “我們通過其他方式獲得密度。 所以，如果你有關(guān)鍵的線路，你可以廣泛地布線?！?/p>

Global Foundries的策略與英特爾在互連金屬方面也有所不同。“我們通過對(duì)銅線的改進(jìn)，提高了近100倍的電遷移率，所以我們可以繼續(xù)使用銅來布線，其產(chǎn)量和復(fù)雜性有很大的優(yōu)勢(shì)。” Patton說。

不過，Globa lFoundries正在使用鈷作為MOL，從而降低了接觸電阻。

圖5：各個(gè)節(jié)點(diǎn)中的互連，接觸點(diǎn)和晶體管 資料來源：應(yīng)用材料

不過，晶圓代工廠在發(fā)展10nm / 7nm中也面臨一些挑戰(zhàn)，因此客戶必須密切關(guān)注該技術(shù)的關(guān)鍵問題。 “首個(gè)挑戰(zhàn)就是是邊緣放置錯(cuò)誤，這是特征尺寸（CD）和覆蓋導(dǎo)致的，”TEL和高級(jí)技術(shù)成員Ben Rathsack說，“在你將前端連接到后端的過程中，MOL往往會(huì)遇到一些問題，這確實(shí)是最復(fù)雜的地方?！?/p>

隨著時(shí)間的推移，臺(tái)積電和Global Foundries希望在7nm的第二代中加入EUV。而三星計(jì)劃一開始就計(jì)劃在7nm的工藝中加入EUV。

這取決于EUV的準(zhǔn)備情況， Rathsack說：“如果EUV足夠成熟，可以用來節(jié)約成本，那也許在7nm的第二代或第三代中，都可能會(huì)有EUV的出現(xiàn)?！?/p>

關(guān)于未來

目前還不清楚是否所有的節(jié)點(diǎn)工藝都會(huì)長期存在。更大的問題是，finFET尺寸會(huì)縮小到哪里？ “5nm的布線非常清晰，F(xiàn)inFET至少會(huì)發(fā)展到5nm。：“還有可能到3nm，” Lam Research公司首席技術(shù)官Rick Gottscho表示，“之后還會(huì)有其他的解決方案，無論是水平還是垂直的全柵結(jié)構(gòu)（GAA）。會(huì)出現(xiàn)新的材料，也會(huì)有很多挑戰(zhàn)?！?/p>

業(yè)界正在探索橫向全柵FET（gate-all-around FET）和納米FET（nanosheet FET）。 在這兩種情況下，一個(gè)finFET放在旁邊，柵環(huán)繞在其周圍。

圖6：(a) finFET, (b) nanowire和 (c) nanosheet的模擬截面

現(xiàn)在說5nm及以下會(huì)發(fā)生什么還為時(shí)過早?！耙恍┐S仍沒有確定5nm器件結(jié)構(gòu)。 臺(tái)積電和GF可能會(huì)使用finFET，三星可能會(huì)選擇5nm（和4nm）的全柵結(jié)構(gòu)（GAA）。 英特爾目前還不清楚，”Gartner的王說，“除非7nm下使用EUV生產(chǎn)有成功的案例，否則我不相信設(shè)計(jì)師可以發(fā)展為5nm的承諾。”