關(guān)于FinFET與集成電路的對(duì)比分析介紹

芯片制造商已經(jīng)在基于 10nm 和/或 7nm finFET 準(zhǔn)備他們的下一代技術(shù)了，但我們?nèi)匀贿€不清楚 finFET 還能堅(jiān)持多長(zhǎng)時(shí)間、用于高端設(shè)備的 10nm 和 7nm 節(jié)點(diǎn)還能延展多久以及接下來會(huì)如何。

在 5nm、3nm 以及更小節(jié)點(diǎn)，半導(dǎo)體行業(yè)還面臨著巨大的不確定性和許多難題。即使在今天，隨著每個(gè)節(jié)點(diǎn)的工藝復(fù)雜度和成本的上升，傳統(tǒng)的芯片尺寸縮減也在放緩。因此，能夠負(fù)擔(dān)先進(jìn)節(jié)點(diǎn)芯片設(shè)計(jì)的客戶越來越少。

理論上，正如英特爾所定義的那樣，finFET 有望延展到 5nm 節(jié)點(diǎn)。（一個(gè)完整延展的 5nm 工藝大致相當(dāng)于代工廠的 3nm）。不管這些讓人困惑的節(jié)點(diǎn)名稱是啥，finFET 很可能將在 fin 寬度達(dá)到 5nm 時(shí)壽終正寢。所以在 5nm 或更先進(jìn)的節(jié)點(diǎn)，芯片制造商將需要一種新的解決方案。否則傳統(tǒng)的芯片縮放將會(huì)放緩或完全停滯。

一段時(shí)間以來，芯片制造商已經(jīng)為 5nm 及以后節(jié)點(diǎn)探索了各種各樣的晶體管。到目前為止，僅有三星提供過細(xì)節(jié)。在 5 月份，該公司推出了自己的技術(shù)路線圖，其中包括在 2020 年之前實(shí)現(xiàn)一種 nanosheet FET。

其它芯片制造商也傾向于同一時(shí)間框架內(nèi)的相似結(jié)構(gòu)，即使它們還沒有公開宣布它們的意圖計(jì)劃。 nanosheet FET 和其它變體、nanowire FET 都是屬于環(huán)繞柵極（gate-all-around）類別。其它變體還包括hexagonal FET、nano-ring FET 和 nanoslab FET。

圖 1：水平式環(huán)繞柵極架構(gòu)的類型，來源：高通、 Synopsys、Applied Materials

目前來看，環(huán)繞柵極技術(shù)似乎是 finFET 之后最實(shí)用的技術(shù)。這是 finFET 之后的一步進(jìn)化，它們具有很多同樣的工藝步驟和工具。有一種橫向環(huán)繞柵極技術(shù)基本上就是一個(gè)被柵極包裹著的側(cè)向 finFET。細(xì)小的線或片用作信道。

另外還有其它晶體管選項(xiàng)。一些芯片制造商甚至尋求使用先進(jìn)的封裝技術(shù)來進(jìn)行擴(kuò)展。供應(yīng)商正在權(quán)衡各種選擇以及尋求每種方法的技術(shù)價(jià)值和經(jīng)濟(jì)價(jià)值?！癴inFET 還能延展一兩代，”英特爾一位資深研究員和工藝架構(gòu)與集成總監(jiān) Mark Bohr 說，“但問題可能在于‘其中一種替代技術(shù)是更好的選擇嗎，它是否是環(huán)繞柵極的、III-V 族材料或隧道 FET？’如果我們不得不這樣做，我們可以擴(kuò)展 finFET。但問題在于‘還有更好的選擇嗎？’”

所謂的 III-V 族材料，Bohr 是指通道中使用 III-V 族材料的 finFET，這可以極大提升器件中的遷移率。隧道 FET（TFET）是一種陡峭次閾值斜率器件（steep sub-threshold slope device），可以在很低的電壓下運(yùn)行。

盡管環(huán)繞柵極技術(shù)氣勢(shì)正盛，但并不是每個(gè)人都會(huì)選擇它——至少目前還沒有。“我不一定贊同那一點(diǎn)，但它確實(shí)贏得了很多關(guān)注?！盉ohr 在一次采訪中表示，“現(xiàn)在就預(yù)測(cè)哪種技術(shù)會(huì)成功還為時(shí)尚早。但現(xiàn)在已經(jīng)有足夠多的好想法能確保還能再多續(xù)幾代?！?/p>

但是，分析師相信 10nm/7nm finFET 還將在可預(yù)見的未來里持續(xù)。International Business Strategies（IBS）首席執(zhí)行官 Handel Jones 說：“（finFET 提供了）更高性能、更低功耗和更低成本的組合。”

如果下一代晶體管在 5nm 或以后節(jié)點(diǎn)投入生產(chǎn)，那么這項(xiàng)技術(shù)將會(huì)非常昂貴且會(huì)受限于特定的應(yīng)用。Jones 說：“很可能會(huì)采用環(huán)繞柵極，但主要的好處在于高性能?！睋?jù) IBS 報(bào)告稱，在 5nm 節(jié)點(diǎn)將需要花費(fèi) 4.76 億美元來設(shè)計(jì)一款主流芯片，相較而言，在 7nm 節(jié)點(diǎn)為 3.492 億美元，在 28nm 節(jié)點(diǎn)為 6290 萬美元。

圖 2：IC 設(shè)計(jì)成本，來自 IBS

為了幫助客戶取得領(lǐng)先，Semiconductor Engineering 已經(jīng)預(yù)先估計(jì)了未來的狀況并突出強(qiáng)調(diào)了其中的難點(diǎn)工藝步驟。

不同的選擇

未來至少有三條主要路徑——暴力縮減尺寸、停留在成熟節(jié)點(diǎn)和先進(jìn)封裝。

那些資金充足的公司很可能繼續(xù)推進(jìn)傳統(tǒng)的尺寸縮減，實(shí)現(xiàn) 10/7nm 及以后節(jié)點(diǎn)。環(huán)繞柵極技術(shù)是 finFET 之后的領(lǐng)先者，至少目前來說是這樣。更長(zhǎng)期來看，還有其它選擇，比如 III-V 族 finFET、互補(bǔ)式 FET（CFET）、TFET 和垂直納米線（vertical nanowires）。垂直納米線涉及到以垂直的方式對(duì)線進(jìn)行堆疊。

CFET 是一種更加復(fù)雜的環(huán)繞柵極技術(shù)，其中 nFET 和 pFET 線堆疊在彼此之上。當(dāng)前的環(huán)繞柵極器件只堆疊一種類型的線，不管是 nFET 還是 pFET。

CFET、TFET 和垂直納米線是更具變革性的技術(shù)，預(yù)計(jì)在短期內(nèi)無法實(shí)現(xiàn)。它們將需要新的突破。

圖 3：后幾代晶體管架構(gòu)，來自 Imec/ISS.

所以高端玩家會(huì)怎么做？GlobalFoundries 首席技術(shù)官 Gary Patton 說：“7nm 將是一個(gè)長(zhǎng)壽的節(jié)點(diǎn)。finFET 還有很長(zhǎng)的路要走。finFET 仍然還有很大的擴(kuò)展空間?！?/p>

在 finFET 之后，研發(fā)方面存在多種選擇。比如 GlobalFoundries 正在探索納米片、納米線和垂直納米線。

對(duì)于一項(xiàng)技術(shù)的決策和時(shí)機(jī)選擇取決于各種技術(shù)和經(jīng)濟(jì)因素?！澳阋﹂_發(fā)一種能夠生產(chǎn)并能提供價(jià)值主張（value proposition）的工藝?！盤atton 說，“這種事已經(jīng)不如以往那樣直觀了。而需要遠(yuǎn)遠(yuǎn)更多的審查核驗(yàn)?！?/p>

事實(shí)上，一項(xiàng)技術(shù)可能會(huì)持續(xù)處于研發(fā)階段十年之久。然后根據(jù)一系列指標(biāo)，最好的技術(shù)上市，其它技術(shù)則為之崩猝。

但是可以確定，并非所有公司都會(huì)需要 finFET 和納米線。大部分都會(huì)停留在 22nm 平面工藝或以上的節(jié)點(diǎn)。許多公司無力承擔(dān) finFET，而且模擬和射頻等器件也不需要這種技術(shù)。

“10nm、7nm 和 5nm 聽起來很誘人?！甭?lián)華電子公司（UMC）業(yè)務(wù)管理副總裁Walter Ng 說，“但有多少公司能真正負(fù)擔(dān)得起并且把設(shè)計(jì)和制造費(fèi)用賺回來？只有少數(shù)幾家才能真正做到需求推動(dòng)前沿?！?/p>

但那些處于 22nm 及更高節(jié)點(diǎn)的公司也面臨著一些挑戰(zhàn)?！捌渌考夜径夹枰私馑鼈兛梢栽鯓永^續(xù)競(jìng)爭(zhēng)?！盢g 說，“他們正在努力尋找一種實(shí)現(xiàn)差異化和壓低成本的方式。”

所以很多公司轉(zhuǎn)向了先進(jìn)封裝。所有芯片都需要 IC 封裝，比如說，客戶可以使用傳統(tǒng)的封裝，比如倒裝 BGA。先進(jìn)封裝是這一思想的延展，在同一封裝集成多個(gè) die 以創(chuàng)造高性能系統(tǒng)。2.5D/3D 和 fan-out 是這類方法的代表。

所以這一市場(chǎng)的最終贏家會(huì)是誰？Coventor 首席技術(shù)官 David Fried 說：“還沒有答案。人們確實(shí)還是尋找應(yīng)用來推動(dòng)實(shí)際的解決方案?！?/p>

Fired 指出并不存在一種適用于所有應(yīng)用的解決方案。比如，finFET 或后續(xù)技術(shù)的晶體管可以用于高端微處理器?！暗珜?duì)于物聯(lián)網(wǎng)設(shè)備，這可能是個(gè)錯(cuò)誤方向。”他說，“不存在一種能夠推動(dòng)整個(gè)市場(chǎng)的單一應(yīng)用。人們必須停止尋找一勞永逸的答案。很多不同的技術(shù)可以在同一時(shí)間都獲得成功，但它們針對(duì)的是不同的應(yīng)用。”

Fried 預(yù)測(cè)說：“我猜想 7nm 似乎是相當(dāng)具有變革性的。將會(huì)是 finFET。如果我們看到變成了 finFET 之外的其它技術(shù)，那可能是在 5nm 節(jié)點(diǎn)了。但要記住，橫向環(huán)繞柵極納米線器件（lateral gate-all-around nanowire device）就像是使用了 2 次額外蝕刻的 finFET。從 finFET 到橫向環(huán)繞柵極納米線器件是相當(dāng)變革性的。我希望我們能在 5nm 節(jié)點(diǎn)時(shí)開始看到它。除此之外，我們并沒有太多可見性?！?/p>

晶體管趨勢(shì)和工藝

現(xiàn)在 finFET 是前沿的晶體管技術(shù)。在 finFET 中，對(duì)電流的控制是通過在 fin 的三個(gè)側(cè)面的每一個(gè)上實(shí)現(xiàn)一個(gè)柵極來實(shí)現(xiàn)的。

柵極間距（gate-pitch）是一個(gè)關(guān)鍵指標(biāo)。英特爾 10nm finFET 技術(shù)的柵極間距是 54nm，14nm 技術(shù)的柵極間距是 70nm。（英特爾的 10nm 相當(dāng)于代工廠的 7nm）。

當(dāng)柵極間距接近 40nm 時(shí)，就需要重大決策了。根據(jù) Imec 的仿真，finFET 開始接近 42nm 柵極間距了。Imec 半導(dǎo)體技術(shù)和系統(tǒng)執(zhí)行副總裁 An Steegen 說：“納米線將會(huì)向下擴(kuò)展并且仍然會(huì)有很好的靜電控制。”據(jù) Imec 介紹，納米線 FET 已經(jīng)在 36nm 柵極間距上表現(xiàn)出了很好的靜電控制能力。Imec 也已經(jīng)設(shè)計(jì)出了一種直徑低至 9nm 的納米線。

圖 4：Imec 的微型納米線，來自 Imec

一般而言，環(huán)繞柵極可以提供比 finFET 更好的性能，但也存在一些難題，即驅(qū)動(dòng)電流和寄生電容。將這些問題結(jié)合到一起的是一個(gè)相對(duì)新的層，被稱為 middle-of-line（MOL）。MOL 使用一系列接觸式結(jié)構(gòu)將分離的晶體管和互連件連接起來。在 MOL 中，寄生電容是個(gè)問題。它會(huì)給器件的各個(gè)部分帶來外部電阻。這包括與低電阻肖特基勢(shì)壘和硅化物所在的結(jié)（junction）的接觸。

有一種版本是橫向納米線 FET，其中你是將一個(gè) finFET 切成碎片，每一個(gè)碎片都變成一個(gè)微小的水平納米線，用作源極和漏極之間的通道。

其它常見變體還包括納米片（nanosheet）或納米板（nanoslab）FET。這兩種技術(shù)都類似于橫向納米線 FET，但線要寬和厚很多。

每一種變體都有各自的優(yōu)勢(shì)劣勢(shì)。英特爾的 Bohr 說：“（納米片 FET）并不如聽起來那樣具有變革性。它只是側(cè)向放置的 finFET。不確定它是否有納米線那樣高的價(jià)值?！?/p>

在納米線 FET 中，環(huán)繞柵極整條線，可以實(shí)現(xiàn)對(duì)柵極的更好控制。Applied Materials 晶體管與互連組高級(jí)總監(jiān) Mike Chudzik 說：“正是這種改進(jìn)過的柵極控制，使得你可以繼續(xù)延展柵極長(zhǎng)度?！?/p>

正如前面說的那樣，finFET 被切割成了碎片。因此，器件上的表面積會(huì)減少。Chudzik 說：“你正在失去硅本身的紅利。我很肯定你能在截止電流上獲得好處，但在整體驅(qū)動(dòng)電流上會(huì)出現(xiàn)缺憾?！?/p>

所以納米片 FET 也是合理的。他解釋說：“這就是你開始延長(zhǎng)這些線的地方。你要獲得更大的驅(qū)動(dòng)電流。此外，你也可以調(diào)整這些線或片的形狀來幫助降低電容。”

另一個(gè)被稱為 nano-ring FET 的版本也有類似的優(yōu)勢(shì)。他說：“nano-ring 的整個(gè)思想實(shí)際上就是將片稍微擠壓到一起，這么做能夠有效地降低電容。”

第一款環(huán)繞柵極器件很可能將有三根線。但隨著時(shí)間的推進(jìn)，芯片制造商將需要堆疊更多的線以提供更多性能。他說：“我們肯定不想引入一種只能持續(xù)一個(gè)節(jié)點(diǎn)的新器件架構(gòu)。（所以我們的想法）是考慮堆疊更多納米板。但你不能只是不斷無限地堆疊通道，因?yàn)槟銜?huì)遇到大量同樣的寄生、電容和阻抗問題，正如你會(huì)在更高的 finFET 中遇到的那樣?！?/p>

作為未來的預(yù)兆，GlobalFoundries、IBM 和三星最近發(fā)表了一篇關(guān)于 5nm 和 3nm 節(jié)點(diǎn)納米片 FET 的論文；稱這項(xiàng)技術(shù)相比于 finFET，能在更小的 footprint 上得到更好的性能。

圖 5：(a) finFET、(b) 納米線 (c) 納米片的橫截面仿真圖，來自 IBM

對(duì)一些層使用極紫外（EUV）光刻技術(shù)，來自這三家公司的納米片 FET 有三個(gè)片或線。它有 12nm 的柵極長(zhǎng)度、使用 5nm 硅通道的 44nm/48nm 接觸的 poly pitch。據(jù)該論文稱，nFET 有 75mV/decade 的亞閾值斜率（sub-threshold slope），而 pFET 的則為 85mV/decade。

在實(shí)驗(yàn)室中，研究者堆疊了 3 層納米片，每一片厚度為 5nm，中間有 10nm 的間隔。他們使用片寬度為 15nm 到 45nm 的單堆疊納米片結(jié)構(gòu)演示了逆變器和 SRAM。該論文稱：“相比于具有繼承于 finFET 的多個(gè)閾值和隔離解決方案的 extremely scaled finFET，它有更好的靜電性能和動(dòng)態(tài)性能。所有這些優(yōu)勢(shì)使得堆疊的納米片器件成為了一種非常有吸引力的 finFET 替代選擇，而且可以擴(kuò)展到 5nm 及以后的器件節(jié)點(diǎn)，在圖案化策略方面的復(fù)雜度也更低?！?/p>

圖 6：堆疊的納米片工藝序列和 TEM，來自 IBM、Samsung、GlobalFoundries.

一般而言，環(huán)繞柵極和 finFET 的工藝步驟是類似的，只有一些例外。但這些例外使得環(huán)繞柵極技術(shù)具有了很大的挑戰(zhàn)性。圖案化、缺陷控制和變異性是其中的一些問題。

環(huán)繞柵極的第一步就不同于 finFET。在環(huán)繞柵極中，目標(biāo)是使用一個(gè)外延反應(yīng)器（epitaxial reactor）在基底上構(gòu)建一個(gè)超晶格結(jié)構(gòu)。這個(gè)超晶格由交替的硅鍺（SiGe）層和硅層構(gòu)成。理想情況下，一個(gè)堆疊由 3 層 SiGe 和 3 層硅構(gòu)成。

然后，就像 finFET 流程一樣，下一步涉及到淺溝槽隔離的形成。Applied Materials 的 Chudzik 說：“這個(gè)超晶格在硅鍺和硅之間有 ultra-abrupt 結(jié)是至關(guān)重要的。”

接下來是下一個(gè)關(guān)鍵步驟。在環(huán)繞柵極中，柵極不僅會(huì)圍繞通道，而且還會(huì)圍繞一些接觸區(qū)域。這會(huì)增加這個(gè)混合結(jié)構(gòu)的電容。Chudzik 說：“所以你需要形成所謂的 inner spacer，這里你實(shí)際上是將高 k 區(qū)域和源極-漏極區(qū)域隔開。這可以通過 ALD 類型的薄膜完成?！?/p>

然后，使用一種替換工藝從這個(gè)超晶格結(jié)構(gòu)中移除 SiGe 層。這會(huì)留下硅層和它們之間的間隔。每一個(gè)硅層都是納米線的基礎(chǔ)。

掩模/光刻難題

在這個(gè)工藝流程中，還有一系列光刻步驟。在 16nm/14nm 和 10nm/7nm 節(jié)點(diǎn)，芯片制造商使用的是今天的 193nm 浸沒式光刻工具和多重圖案化。

在 7nm 和/或 5nm 節(jié)點(diǎn)，半導(dǎo)體行業(yè)希望加入 EUV。在 EUV 中，電源將等離子體轉(zhuǎn)換成13.5nm 波長(zhǎng)的光，從而在芯片上實(shí)現(xiàn)更精細(xì)的特征。

芯片制造商希望為最困難的部分加入 EUV，即 metal1 和通孔。在其它許多步驟，還將繼續(xù)使用傳統(tǒng)的光刻技術(shù)。

據(jù) ASML 報(bào)道，與三重圖案化相比，EUV 可以將金屬線的成本降低 9％，將通孔的成本降低 28％。ASML 產(chǎn)品營(yíng)銷總監(jiān) Michael Lercel 說：“（EUV）可以消除晶圓廠的步驟。如果考慮執(zhí)行多次浸沒式光刻步驟的成本，再加上其他工藝步驟（如清潔和計(jì)量）的成本，我們相信相比于三重圖案化浸沒式和肯定的四重圖案化等等，EUV 每層的成本更低。”

但目前 EUV 還不足以用于生產(chǎn)。ASML 正在準(zhǔn)備其最新的 EUV 掃描機(jī) NXE:3400B。起初這款工具配置了一個(gè) 140W 的電源，可以實(shí)現(xiàn) 100 片晶圓/每小時(shí)（wph）的吞吐量。

為了將 EUV 投入生產(chǎn)，芯片制造商需要 250W 的功率，實(shí)現(xiàn) 125 wph 的吞吐量。ASML 最近已經(jīng)開發(fā)出了一款 250W 電源，將在明年年初出貨。

與此同時(shí)，EUV 抗蝕劑是另一個(gè)絆腳石。為了讓 EUV 達(dá)到所需的吞吐量，行業(yè)需要 20mJ/cm2 劑量的抗蝕劑。“好的成像似乎需要更多，現(xiàn)在達(dá)到了 30mJ/cm2 到 40mJ/cm2 的范圍?！盠am Research 技術(shù)管理總監(jiān) Richard Wise 說，“所以為了我們希望達(dá)到的目標(biāo)，劑量不是必需的?！?/p>

比如，據(jù)分析師稱，在 30mJ/cm2 劑量下，250W 電源的 EUV 掃描機(jī)的吞吐量是 90 wph，這低于所需的 125wph 目標(biāo)。

但是開發(fā)所需劑量的抗蝕劑難度很大。Wise 說：“要降低劑量，存在大量的基礎(chǔ)物理難題，因?yàn)?EUV 存在隨機(jī)效應(yīng)?！?/p>

這涉及到一種被稱為光子散粒噪聲（photon shot noise）的現(xiàn)象。光子是光的基本粒子。在圖案化的過程中，光子數(shù)量的變化會(huì)影響 EUV 抗蝕劑。它可能導(dǎo)致出現(xiàn)我們不想要的線邊緣粗糙度（LER）——LER 的定義是理想形狀上特征邊緣的偏差。

在行業(yè)攻堅(jiān)抗蝕劑的同時(shí)，光掩模制造商也正在開發(fā) EUV 掩模。今天的光掩模由一個(gè)在玻璃基底上的不透明鉻層組成。而 EUV 掩模則是一種反射技術(shù)，由基底上交替的硅層和鉬層組成。

“我們需要 EUV 來避開三重圖案化?！盌2S 首席執(zhí)行官 Aki Fujimura，“這意味著 EUV 掩模將會(huì)有比 ArF 掩模多很多的主特征，而且其中每一個(gè)特征都會(huì)很小。由于 EUV 能更準(zhǔn)確地反映晶圓上的掩模偏差，所以 EUV 掩模需要印刷更多更小的結(jié)構(gòu)，且每一個(gè)都要更準(zhǔn)確。”

要生產(chǎn) EUV 掩模，光掩模制造商還需要一些新工具。比如他們需要更快的電子束掩模寫入器。隨著掩模特征越來越復(fù)雜，今天的單束電子束工具需要更長(zhǎng)的時(shí)間來圖案化或?qū)懭胙谀?。今天的電子束基于可變形束（VSB）技術(shù)。

這個(gè)問題的解決方案是多束掩模寫入器，今天已有 IMS 在提供多束掩模寫入器了，可用于光掩模和 EUV 掩模，而 NuFlare 也正在開發(fā)多束工具。

多束有助于改善掩模產(chǎn)量、周轉(zhuǎn)時(shí)間和成本。Fujimura 說：“世界上大多數(shù)掩模仍然可以完美地使用 VSB 寫入器制造，但關(guān)鍵的少數(shù)將需要多束寫入，從而保證合理的寫入時(shí)間?！?/p>

他說：“最可能的情況是 EUV 將在 5nm 節(jié)點(diǎn)時(shí)就緒，一些掩模層將會(huì)有很高的多束寫入需求。比如，如果一個(gè)掩模層包含大量非正交、非 45 度的特征，那么肯定會(huì)需要多束。193i 無法看到掩模上的小擾動(dòng)，所以在有相對(duì)大的步進(jìn)大小時(shí)，這些圖案的‘曼哈頓化（Manhattanization）’效果良好。但是 EUV 可以做到更好，這會(huì)極大地增加發(fā)射數(shù)量，使得 VSB 寫入不太可能實(shí)現(xiàn)。但這些是針對(duì)特定芯片的非常專門的掩模。對(duì)于絕大多數(shù)掩模層，盡管掩模上的主特征的數(shù)量會(huì)倍數(shù)式地暴增，但用來描繪裝飾圖案和 SRAF 的發(fā)射的數(shù)量卻將大幅減少。具有足夠精度的先進(jìn) VSB 寫入器可能足以用于大多數(shù) EUV 掩模了。”

檢測(cè)/計(jì)量難題

在 5nm 及以后節(jié)點(diǎn)，檢測(cè)和計(jì)量也是一大關(guān)鍵?！跋虼怪奔軜?gòu)發(fā)展的趨勢(shì)帶來了缺陷隱藏的檢測(cè)難題和描述復(fù)雜的計(jì)量難題?！盞LA-Tencor 客戶參與高級(jí)總監(jiān) Neeraj Khanna 說，“在這些節(jié)點(diǎn)，EUV 會(huì)被大量采用，這會(huì)推動(dòng)新的隨機(jī)和系統(tǒng)性的缺陷機(jī)制。隨機(jī)問題將會(huì)帶來對(duì)更高采樣率的需求?！?/p>

這意味著什么？Khanna 說：“我們預(yù)計(jì)這些新架構(gòu)會(huì)帶來對(duì)檢測(cè)和計(jì)量的新需求。這個(gè)行業(yè)必須不斷創(chuàng)新和拓展核心技術(shù)?！?/p>