關(guān)于靜電保護(hù)(ESD) 中的CDM需求的發(fā)和應(yīng)用

和on-chip ESD 中的HBM，MM不同，CDM的指標(biāo)與IC layout ，封裝，BONDING TYPE強(qiáng)相關(guān)。 因此很多IC公司會在一個測試芯片上，制作一個和實際產(chǎn)品相近的IC IO RING來選擇最優(yōu)的CDM方案。隨著技術(shù)節(jié)點的減小和面對各種新型消費，工業(yè)產(chǎn)品，對ESD的要求變得更多樣和更強(qiáng)大。 特別重要的是，first-time-right IC release對設(shè)計公司來說，越來越迫切，在這里，我們引用SOFICS的一些文章來介紹在CDM這塊和設(shè)計公司共同合作的成果。 比如下面的這篇文章講述了在引用了公司的ESD結(jié)構(gòu)，在富士通的工藝線上的IO TESTCHIP上做不同的實驗后，共同驗證了對于CDM的性能影響是多方面的。

在這些不同的測試讓我們得到以下結(jié)論，在同樣的on-chip ESD 結(jié)構(gòu)下：

DT-SCR ESD 結(jié)構(gòu)在LV IO DOMAIN 里面還是外面有比較大影響

2. 通過低電阻的VSS和SUBSTRATE相連，可以大幅提高器件CDM 性能

3. 使用低電阻的襯底也會大大改善CDM性能

4. 單單通過IO TESTCHIP CDM測試，會誤判內(nèi)部核心器件的靜電保護(hù)能力

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公司在on-chip ESD 領(lǐng)域給客戶提供私人定制的需求，比如高速，高壓，超低功耗等等，工藝覆蓋所有半導(dǎo)體廠主流工藝并且IP轉(zhuǎn)移非常方便。在給客戶解決ESD和IO 方面問題的同時，幫助客戶省芯片面積，省MASK，提高性能和TIME-TO-MARKET。