混合信號(hào)SoC在應(yīng)用中的設(shè)計(jì)開發(fā)和使用正在增加

與幾年前相比，這些SoC中的模擬/混合信號(hào)（AMS）內(nèi)容和交互要多得多。為了避免錯(cuò)誤和重新旋轉(zhuǎn)，有必要實(shí)現(xiàn)模擬IP和子系統(tǒng)的良好參數(shù)覆蓋，以便不會(huì)遺漏角落情況。

因此，精心制作的預(yù)硅片AMS驗(yàn)證混合信號(hào)SoC中的模擬子系統(tǒng)是必需的，但是這種模擬可以非常長(zhǎng)時(shí)間運(yùn)行，即使在沒有完整SoC的情況下也是如此。基于命令行的SoC AMS仿真（其中設(shè)計(jì)采用RTL和SPICE）是普遍的。隨著SoC中模擬和混合信號(hào)組件的集成度和復(fù)雜性的增加，在實(shí)際的時(shí)間限制內(nèi)實(shí)現(xiàn)這種詳盡的仿真和越來(lái)越多的驗(yàn)證測(cè)試用例變得越來(lái)越不可行。

當(dāng)前方法

當(dāng)前方法如圖1所示：

圖。 1傳統(tǒng)方法

是的，有一種回歸技術(shù)。但所有這些都是目前的手工努力。事實(shí)上，我們可以說(shuō)它們?nèi)菀壮霈F(xiàn)人為錯(cuò)誤。此外，還有許多工具可用于最終生成可分析的圖形輸出。這種方法（見上面的圖1）非常繁瑣，既不是用戶友好的，也是手動(dòng)干預(yù)使其很容易出錯(cuò)。這通常會(huì)限制驗(yàn)證范圍。

同樣在當(dāng)前的方法中，后期運(yùn)行數(shù)據(jù)分析必須通過(guò)不同的圖形繪制和后分析工具分別處理，這使得它成為一項(xiàng)繁瑣的任務(wù)。

建議的方法論

為了克服所有這些困難，肯定需要自動(dòng)回歸以及一些可以接受參數(shù)化的技術(shù)輸入然后自動(dòng)觸發(fā)并行設(shè)置。一個(gè)這樣的電源啟用工具是Cadence的ADE-XL。

自動(dòng)回歸- 我們遵循的自動(dòng)回歸方法基于以下幾點(diǎn)：

在Cadence的Virtuoso中定義參數(shù)化混合信號(hào)測(cè)試平臺(tái)。

使用ADE-XL使用單個(gè)按鈕在指定的參數(shù)范圍內(nèi)啟動(dòng)回歸：Go！

模擬后綜合結(jié)果分析

利用ADE-XL ViVA的內(nèi)部功能及其與自定義腳本的兼容性來(lái)分析結(jié)果摘要，只產(chǎn)生圖形輸出。這使它成為單點(diǎn)解決方案。

目前，業(yè)界部署了Cadence的ADE-XL的參數(shù)化和掃描功能，以便徹底地運(yùn)行不同的角落。我們提出了一個(gè)新穎的想法（見圖2），從AMS驗(yàn)證角度灌輸ADE-XL的類似技能。

結(jié)果

ADC子系統(tǒng)是混合信號(hào)SoC中非常重要的部分，因此需要在AMS環(huán)境中進(jìn)行廣泛的驗(yàn)證。從需要驗(yàn)證的時(shí)間和詳盡性的角度來(lái)看，這是一個(gè)問題。線性檢查和噪聲靈敏度是兩個(gè)這樣的關(guān)注領(lǐng)域。

我們深入研究這兩個(gè)例子來(lái)看看＆amp;感覺上述方法。

通過(guò)ADE-XL的ADC噪聲靈敏度

如圖3所示，噪聲靈敏度驗(yàn)證方法的第一階段是從A-IP的每個(gè)端口獲得部分噪聲傳遞函數(shù)（p-NTF）到功能輸出。這是通過(guò)在功能操作模式下執(zhí)行A-IP的瞬態(tài)分析，同時(shí)在不同頻率下在一個(gè)輸入端口上注入噪聲來(lái)完成的。輸入噪聲頻率范圍應(yīng)涵蓋整個(gè)可能的噪聲源。在SAR-ADC的情況下，輸出頻譜限制在奈奎斯特頻率FN（Fs/2，其中Fs是采樣率）的采樣系統(tǒng)中，選擇輸入噪聲頻率，使得在折回時(shí)，它們代表不同的譜線在0Hz到FN的范圍內(nèi)。為確保小信號(hào)假設(shè)有效，噪聲幅度應(yīng)保持足夠低，使得與A-IP操作的大信號(hào)偏置點(diǎn)相比，總噪聲包絡(luò)看起來(lái)很小。對(duì)于具有K端口的A-IP（包括一個(gè)功能輸出端口），需要K-1瞬態(tài)分析來(lái)獲得所有p-NTF。

圖3獲得A-IP的p-NTF（左）;圖4（a）參數(shù)化設(shè)置可視化（右）

如圖4（b＆amp; c）所示，我們創(chuàng)建了一個(gè)完全參數(shù)化的設(shè)置，其中輸入作為端口和要掃描的頻率，可以通過(guò)ADE -XL單擊按鈕來(lái)觸發(fā)。在這里，我們提供一個(gè)自定義參數(shù)來(lái)掃描頻率和端口，然后設(shè)置運(yùn)行一個(gè)詳盡的排列運(yùn)行所有模擬。下面的圖5顯示了靈敏度的最終結(jié)果。

圖。 4（b）ADE-XL噪聲靈敏度參數(shù)化方法的實(shí)現(xiàn)

圖。 4（c）ADE-XL的運(yùn)行窗口顯示并行運(yùn)行。

圖。 5通過(guò)并行回歸技術(shù)獲得的不同端口的噪聲靈敏度結(jié)果

使用ADE-XL進(jìn)行ADC線性檢查

ADC線性度意味著計(jì)算INL （積分非線性）/DNL（差分非線性）ADC。通常要有16個(gè)命中/代碼和12位ADC，理想情況下我們需要4096 * 16 = 65536 us的斜坡時(shí)間來(lái)實(shí)現(xiàn)結(jié)果（假設(shè)總轉(zhuǎn)換時(shí)間為1μs）。這將導(dǎo)致大量仿真時(shí)間，因?yàn)槠骄裕?8nm ADC SoC仿真需要大約48小時(shí)才能運(yùn)行1000μs。因此，此設(shè)置大約需要1個(gè)月的運(yùn)行時(shí)間。

圖6通過(guò)ADE-XL進(jìn)行線性檢查的參數(shù)化TB。突出顯示的部分表示參數(shù)化。

圖7運(yùn)行窗口顯示廣義參數(shù)和并行運(yùn)行的矢量值被觸發(fā)。

如圖6所示，我們通過(guò)提供所需命中數(shù)和需要運(yùn)行的并行運(yùn)行數(shù)來(lái)參數(shù)化通用測(cè)試平臺(tái)。一個(gè)合理的模擬時(shí)間。然后，ADE-XL自動(dòng)生成具有不同起始和終止斜坡點(diǎn)的所有并行設(shè)置（如圖7所示）。這使得設(shè)置更加節(jié)省時(shí)間并且更加普遍。

結(jié)論

文章討論了一些困難混合信號(hào)驗(yàn)證工程師面對(duì)AMS驗(yàn)證，以及如何通過(guò)Cadence的ADE-XL＆amp;它的創(chuàng)新融合，我們提出了一個(gè)實(shí)用的解決方案。我們通過(guò)這種新的定制方法，進(jìn)行混合信號(hào)驗(yàn)證的一體化單點(diǎn)自動(dòng)回歸驗(yàn)證解決方案。這種方法為自動(dòng)化指定了大量工作，并且有助于在沒有太多用戶參與的情況下對(duì)新設(shè)計(jì)進(jìn)行新的回歸/詳盡測(cè)試。此外，由于其總結(jié)的結(jié)論表和內(nèi)置的圖繪制功能，推斷數(shù)據(jù)也變得容易。使用這些工具和我們提出的方法有助于我們實(shí)現(xiàn)四倍的生產(chǎn)率提升，并縮短設(shè)置驗(yàn)證臺(tái)所需的手動(dòng)時(shí)間。