非常流行的動(dòng)態(tài)功耗降低技術(shù)介紹

設(shè)計(jì)人員總是在尋找減少不需要的功耗組件的方法，無(wú)論是通過以低功耗技術(shù)的方式設(shè)計(jì)設(shè)計(jì)，還是采用可以降低功耗的工藝。但是，其中一些解決方案的代價(jià)是性能，可靠性，芯片面積或其中的幾個(gè)。最終，人們必須在功率，性能和成本之間達(dá)成妥協(xié)。下面的文章旨在討論其中的一些技巧。這些技術(shù)分為建筑技術(shù)和基于過程的技術(shù)。

架構(gòu)功耗降低技術(shù)：在RTL級(jí)別，可以采取幾個(gè)步驟來(lái)降低器件的總功耗。通常，基于RTL的技術(shù)最小化設(shè)備的動(dòng)態(tài)功耗，然而，使用諸如功率門控之類的技術(shù)，還可以降低芯片的一部分的泄漏功率。各種常用的技術(shù)有：

1.1。時(shí)鐘門控：這種技術(shù)是一種非常流行的動(dòng)態(tài)功耗降低技術(shù)。動(dòng)態(tài)功耗是瞬態(tài)功耗（P 瞬態(tài)）和容性負(fù)載功率（P cap ）消耗的總和。 P transient 表示當(dāng)設(shè)備改變邏輯狀態(tài)時(shí)消耗的功率量，即“0”比特到“1”比特，反之亦然。顧名思義，電容負(fù)載功耗代表用于為負(fù)載電容充電的功率。總動(dòng)態(tài)功率如下：

P dynamic = P cap + P transient =（C L + C）V dd 2 f N 3

其中C L 是負(fù)載電容，C是芯片的內(nèi)部電容，f是工作頻率，N是切換的位數(shù)。由于動(dòng)態(tài)功耗與MOS單元的切換直接相關(guān)，因此在不需要時(shí)選通時(shí)鐘有助于降低動(dòng)態(tài)電流。這種技術(shù)有助于保持設(shè)計(jì)狀態(tài)，同時(shí)僅限制瞬態(tài)電流。設(shè)計(jì)人員經(jīng)常使用AND/NOR門來(lái)為時(shí)鐘門控，但是，基于鎖存器的時(shí)鐘門控是最受青睞的技術(shù)，因?yàn)樗€可以節(jié)省設(shè)計(jì)的危險(xiǎn)，否則會(huì)帶來(lái)額外的功耗，這是動(dòng)態(tài)功耗所固有的。

1.2。可變頻率/頻率島：在大芯片中，并非所有模塊都需要以盡可能高的頻率進(jìn)行時(shí)鐘控制，以達(dá)到所需的性能水平。可能存在很少的塊本身工作緩慢（例如，慢速通信塊，如I 2 C，UART等），因此，可以以比核心/處理器之類的塊更慢的時(shí)鐘計(jì)時(shí)。高頻時(shí)鐘，實(shí)現(xiàn)最大吞吐量。因此，通過向不同的塊提供不同的頻率時(shí)鐘，可以減少局部動(dòng)態(tài)消耗。

圖1：頻率島

1.3。電源門控：可能存在某些低功耗模式下可能不需要芯片某些模塊運(yùn)行的應(yīng)用如睡眠，深度睡眠，待機(jī)模式等，只需要設(shè)備的一部分即可運(yùn)行。在這種情況下，關(guān)閉非功能塊是有意義的，這樣設(shè)備就不必為未使用的塊供電。這不僅有助于降低動(dòng)態(tài)消耗，而且還為這種電源門控塊節(jié)省了泄漏功率。然而，在處理這種技術(shù)時(shí)，設(shè)計(jì)必須確保來(lái)自電源門控模塊的信號(hào)在低功率工作時(shí)不會(huì)影響功能模塊。為此，隔離塊放置在路徑中，這樣就不會(huì)發(fā)生功能損壞，如圖2所示。請(qǐng)注意，從always-ON域到其他電源域的信號(hào)不需要隔離信號(hào)。因?yàn)樗麄冇肋h(yuǎn)不應(yīng)該是非確定性的。

圖2：電源門控

基于過程的電源減少技術(shù)：有很多功耗組件并不是所有組件都可以單獨(dú)使用建筑技術(shù)。使用基于工藝的技術(shù)可以最有效地控制由于漏極引起的勢(shì)壘降低，柵極引發(fā)的漏極泄漏，亞閾值泄漏等影響而導(dǎo)致的功耗。以下是一些最常用的基于過程的技術(shù)：

2.1多閾值電壓CMOS單元：許多MOS特性受閾值電壓的控制。細(xì)胞。亞閾值電流是柵極電壓低于閾值電壓時(shí)源極和漏極之間的電流。該電流近似值的數(shù)學(xué)表達(dá)式為：

可以看出，當(dāng)閾值電壓V T 增加了。因此，可以放置更高的V T 細(xì)胞以減少該組分。然而，正如我們?cè)谏厦娴膫鞑パ舆t中所看到的，增加V T 對(duì)操作頻率具有負(fù)面影響。因此，設(shè)計(jì)人員必須采用一種策略來(lái)混合較低的V T 和較高的V T 單元，以減少漏電流，同時(shí)保持所需的工作頻率。為了實(shí)現(xiàn)這種策略，高V T 單元被用作休眠晶體管，當(dāng)塊應(yīng)該處于待機(jī)模式時(shí)，它將電源選通到更低的V T 設(shè)計(jì)。當(dāng)器件處于工作模式時(shí)，這些睡眠晶體管導(dǎo)通，此睡眠晶體管下游的低V T 模塊可以獲得電源并照常工作。這有助于減少待機(jī)模式下的電流。或者，根據(jù)時(shí)序關(guān)鍵路徑與非時(shí)序關(guān)鍵路徑對(duì)各種數(shù)據(jù)路徑進(jìn)行分類。定時(shí)關(guān)鍵路徑可以使用較低V T 的單元（稱為L(zhǎng)VT（較低V T ）單元）來(lái)實(shí)現(xiàn)，以便可以在更短的時(shí)間內(nèi)實(shí)現(xiàn)相同的操作與用高V T 細(xì)胞（也簡(jiǎn)稱為HVT細(xì)胞）實(shí)施的路徑相比。即使芯片處于運(yùn)行模式，這種混合使用方法也可以平衡漏電流。

另一種解決方案是根據(jù)應(yīng)用程序要求動(dòng)態(tài)更改單元格的V T 。這可以通過使用控制電路改變阱/體偏置電壓來(lái)實(shí)現(xiàn)。這需要更復(fù)雜的MOS制造，因?yàn)樗枰p阱或三阱制造技術(shù)。這通常稱為可變閾值CMOS（VTCMOS）。然而，應(yīng)該注意的是，降低V T 也會(huì)影響芯片的可靠性，因?yàn)榧词垢偷碾妷簲[幅也會(huì)導(dǎo)致邏輯以錯(cuò)誤的方式開始工作。這些電壓擺動(dòng)可能由于各種過程或環(huán)境變化而產(chǎn)生。因此，在降低細(xì)胞的V T 時(shí)必須非常謹(jǐn)慎，以免損害最終應(yīng)用的神圣性。

2.2Mutli V DD 技術(shù)：從上面的等式可以看出，器件電壓V DD <之間存在二次關(guān)系/sub>和動(dòng)態(tài)功耗。因此，可以通過降低電源電壓來(lái)顯著降低動(dòng)態(tài)電壓。然而，電壓降低也有其缺點(diǎn)。細(xì)胞的傳播延遲如下：

從上面的等式可以看出，V DD 的減少增加了細(xì)胞的延遲。結(jié)果，當(dāng)降低電源電壓時(shí)，電池的工作頻率降低。因此，必須在電壓供應(yīng)和相關(guān)性能之間保持平衡。

圖3：電壓島 - 多V DD 操作

該挑戰(zhàn)的解決方案可以是在設(shè)計(jì)中創(chuàng)建電壓島，其中可以使用較低電源電壓為低性能慢速外設(shè)供電，并且可以使用更高電壓為性能關(guān)鍵模塊供電。但是，設(shè)計(jì)必須確保將適當(dāng)?shù)碾妷弘娖?a target="_blank">轉(zhuǎn)換器放置在那些通過電壓域通信的信號(hào)上。

該技術(shù)還可以降低器件中的柵極感應(yīng)漏極泄漏效應(yīng)和相關(guān)的功耗。

2.3動(dòng)態(tài)電壓和頻率調(diào)節(jié)：電壓島技術(shù)，也稱為靜態(tài)電壓調(diào)節(jié)，在操作器件時(shí)幾乎沒有限制。該技術(shù)不適應(yīng)應(yīng)用需求，并且一旦設(shè)計(jì)就不能改變對(duì)塊的電壓供應(yīng)。然而，動(dòng)態(tài)電壓調(diào)節(jié)技術(shù)使設(shè)計(jì)者和客戶擺脫了這些限制。該技術(shù)利用調(diào)節(jié)器，該調(diào)節(jié)器可被編程以根據(jù)需要提供電壓電平。因此，各種塊可以獲得可配置的電壓，并且客戶/用戶可以根據(jù)應(yīng)用設(shè)置改變電壓設(shè)置。這有助于動(dòng)態(tài)節(jié)省電力。還使用了各種解決方案，其中設(shè)計(jì)釋放了軟件以改變電壓縮放。設(shè)計(jì)本身可以檢測(cè)器件中的電流負(fù)載要求，并相應(yīng)地進(jìn)行電壓調(diào)整。該技術(shù)以更自適應(yīng)的方式幫助降低功耗。

相同的電壓調(diào)整也可以通過動(dòng)態(tài)頻率調(diào)整進(jìn)行調(diào)整，其中可以根據(jù)需要通過軟件更改塊的頻率。因此，在較低的V DD 上運(yùn)行的塊可以由較慢的時(shí)鐘計(jì)時(shí)，同時(shí)保持性能和功能要求。該技術(shù)有助于降低器件的動(dòng)態(tài)功耗和漏電功耗。

圖4：差分電壓和頻率調(diào)節(jié)

2.4絕緣體上完全耗盡的硅（FDSOI）：這是另一種有助于減少泄漏電流的各種成分的技術(shù)較低技術(shù)節(jié)點(diǎn)的威脅。使用這種技術(shù)可以非常有效地控制漏電元件，如GIDL，反向偏置電流和柵極隧道電流。在這種技術(shù)中，MOS位于超薄氧化膜上，使細(xì)胞與身體其他部分隔離。在該氧化膜的頂部，沉積非常薄的硅層，其用作溝道。由于其薄，可以在該層中建立通道而無(wú)需任何額外的摻雜。因此，它被稱為完全耗盡的SOI。

圖5：FDSOI單元（左）和CMOS單元中的各種漏電流（右）

在另一種技術(shù)中，在柵極下方的耗盡區(qū)中沉積小的中性區(qū)域。這里，溝道厚度不必像FDSOI中所要求的那么薄。這被稱為部分耗盡的SOI（PDSOI）。然而，與FDSOI相比，PDSOI傾向于具有更高的V T （因此操作更慢）和更大的柵極效應(yīng)（因此，更大的漏電流）。因此，由于對(duì)V T 的更好控制和急劇減少的漏電流，F(xiàn)DSOI是小工藝節(jié)點(diǎn)（通常低于90nm）的首選。