如何才能提高儲(chǔ)存器的良率控制

數(shù)據(jù)是人們生活中不可或缺的重要組成部分。受制于容量限制，人們往往需要定期地從設(shè)備上刪除“無用的”文件以釋放存儲(chǔ)空間。然而，許多人并沒有定期清理文件的習(xí)慣，這消耗了大量存儲(chǔ)空間，并在更大程度上增加了人們對(duì)存儲(chǔ)的需求。存儲(chǔ)器的兩種主要形式是 NAND flash 和DRAM。其中，DRAM是動(dòng)態(tài)的、易變的，存取速度非?？?，這使它非常適合于在短時(shí)間內(nèi)存儲(chǔ)數(shù)據(jù)。相反，NAND flash 是非易失的，這意味著它具有良好的保存能力，并且可以較好地用于人們對(duì)長期的低成本存儲(chǔ)要求。隨著電子消費(fèi)市場需求的不斷增加，更高的速度、更高的密度和更低的生產(chǎn)成本已經(jīng)成為這兩種存儲(chǔ)類型的主要目標(biāo)。

如果說降低成本是半導(dǎo)體產(chǎn)業(yè)不斷向前發(fā)展的最大動(dòng)力之一，那么如何提升和保持高良率則是每一種新工藝和新產(chǎn)品從試產(chǎn)到大規(guī)模量產(chǎn)后所要面臨的最嚴(yán)峻考驗(yàn)。在這種情況下，工藝和設(shè)備的控制技術(shù)及量測和檢測等技術(shù)對(duì)于良率提升非常重要。本文從工藝控制、設(shè)備監(jiān)控和在線檢測及其遇到的困難與挑戰(zhàn)方面重點(diǎn)討論了如何保持和維持高水準(zhǔn)的良率，并在此基礎(chǔ)上給出了對(duì)未來的展望。

先進(jìn)存儲(chǔ)器的良率控制難題

先進(jìn)存儲(chǔ)器的快速發(fā)展，伴隨而來的是器件結(jié)構(gòu)、材料、圖案形成技術(shù)等都要發(fā)生或大或小的改變。更小的特征尺寸和高集成度也帶來了許多物理缺陷，致使芯片生產(chǎn)商面臨著良率偏低和產(chǎn)品功能性失效的問題。

據(jù)報(bào)道，2018年初才推出的QLC NAND產(chǎn)品正遭遇良率問題，此類產(chǎn)品的良率據(jù)稱普遍不足50%。考慮到由此帶來的次品充斥市場等影響，預(yù)計(jì)2019年上半年，3D QLC芯片的低良率可能會(huì)影響到整個(gè)市場，進(jìn)一步攪亂存儲(chǔ)芯片的市場價(jià)格。無獨(dú)有偶，去年下半年Intel發(fā)布的首款消費(fèi)級(jí)QLC固態(tài)硬盤660p，采用全新主控制器及64層堆疊技術(shù)，目前也遇到了同樣的問題，良率只有48%，也就是說產(chǎn)品過半數(shù)要報(bào)廢掉。相比之下，其64層TLC閃存良率已經(jīng)達(dá)到了90%以上。

先進(jìn)的3D NAND存儲(chǔ)器面臨的低良率問題，非常易于理解，如圖1所示。給出了3D NAND器件的典型結(jié)構(gòu)，其中與堆疊相關(guān)的電容結(jié)構(gòu)的制造涉及到了幾種最重要的關(guān)鍵工藝。另外，對(duì)于先進(jìn)的DRAM器件，其存儲(chǔ)節(jié)點(diǎn)電容也具有類似的結(jié)構(gòu)。很明顯，與平面器件不同，垂直集成放寬了對(duì)3D NAND 器件的光刻要求，取而代之的是將最復(fù)雜的工藝挑戰(zhàn)轉(zhuǎn)移到沉積和刻蝕上。盡管其工藝尺寸沒有縮小，但3D NAND 中的每個(gè)新節(jié)點(diǎn)都會(huì)把器件帶到更高的垂直堆疊層數(shù)，給制造工藝也提出了許多獨(dú)特的工藝控制要求，使之不斷地給良率提升帶來巨大的挑戰(zhàn)。

圖1典型的3D NAND結(jié)構(gòu)示意圖（來源：https://semiengineering.com/ ）

高深寬比存儲(chǔ)結(jié)構(gòu)面臨的挑戰(zhàn)

對(duì)于3D NAND而言，首當(dāng)其沖的第一大挑戰(zhàn)便是幾十層甚至上百層薄膜堆疊材料的生長。每家芯片生產(chǎn)商都有其獨(dú)特的技術(shù)，使用不同的工藝和材料也就順理成章了。例如，三星堆疊結(jié)構(gòu)采用的是交替生長的氮化硅和二氧化硅層，而其他廠商可能采取氧化物和多晶硅的交替生長方式。不管具體的工藝如何，隨著更多層數(shù)的重復(fù)進(jìn)行，面臨的共同挑戰(zhàn)是在高產(chǎn)量下如何生長具有精確厚度和良好均勻性的薄膜，否則在堆疊結(jié)構(gòu)生長過程中，極易出現(xiàn)應(yīng)力和缺陷控制問題，而且堆疊層在應(yīng)力作用下往往會(huì)發(fā)生彎曲或翹曲現(xiàn)象，這會(huì)直接影響后續(xù)多重曝光時(shí)的垂直套刻的精度。另外，薄膜的厚度、均勻性、重復(fù)性也會(huì)嚴(yán)重影響存儲(chǔ)單元有源區(qū)的性能和后續(xù)光刻和刻蝕工藝的一致性和匹配程度。由此可見，成功實(shí)現(xiàn)薄膜堆疊層沉積的關(guān)鍵在于嚴(yán)格控制每一層薄膜的應(yīng)力并確保良好的工藝一致性，這是保持產(chǎn)品高良率的決定性因素。

除此之外，溝道孔的刻蝕及字線圖形形成期間形貌的變異性及缺陷，字線金屬填充時(shí)出現(xiàn)的各種缺陷問題，以及在接觸孔和階梯間連接時(shí)極易發(fā)生的短路現(xiàn)象等，都給3D NAND的工藝控制帶來了許多不同于平面器件的新型挑戰(zhàn)，進(jìn)而將直接影響到器件的良率上。如圖2給出了幾個(gè)典型示例。

圖2 3D NAND器件HAR結(jié)構(gòu)面臨的主要挑戰(zhàn)（來源：LAM）

DRAM面臨的挑戰(zhàn)包括存儲(chǔ)節(jié)點(diǎn)電容形貌的變異性和缺陷、位線缺陷以及縮小特征尺寸而采用多重曝光技術(shù)導(dǎo)致的光刻對(duì)準(zhǔn)偏差等，圖3中給出了一個(gè)典型的結(jié)構(gòu)示意圖。改進(jìn)這些工藝需要在開發(fā)階段就克服缺陷、CD偏差、對(duì)準(zhǔn)偏差和形貌控制等方面的挑戰(zhàn)，就能實(shí)時(shí)同步檢測生產(chǎn)工藝以盡早發(fā)現(xiàn)各種問題，而不是等到工藝結(jié)束后再來尋找發(fā)生問題的原因。有些挑戰(zhàn)已經(jīng)有非常明確的工藝控制和解決方案，而還有些挑戰(zhàn)則仍處于開發(fā)驗(yàn)證階段。在這些復(fù)雜的存儲(chǔ)結(jié)構(gòu)中，解決這些問題需要采用多種監(jiān)控方法。

圖3 DRAM器件HAR結(jié)構(gòu)示意圖（來源：RSC）

設(shè)備監(jiān)控

當(dāng)涉及到顆粒缺陷時(shí)，最好從一開始就能避免它們。在之后的圖案化步驟中，顆粒會(huì)轉(zhuǎn)化為影響良率的致命缺陷，如橋接和開路，在圖4中給出了一些常見的典型缺陷類型。最大限制地控制和避免缺陷對(duì)于HAR電容結(jié)構(gòu)來說至關(guān)重要，特別是在3D NAND器件制造過程中，因?yàn)樗慕惶姹∧どL工藝過程包含了許多層材料的持續(xù)無間斷的堆疊。清潔的工藝設(shè)備不會(huì)允許任何粒子掉入堆疊的薄膜中，因此，確保加工設(shè)備的清潔水平是避免掩埋型顆粒缺陷的非常好的方法。無圖案的晶圓檢測可以通過高采樣率的形式來監(jiān)控關(guān)鍵設(shè)備的腔室，以快速發(fā)現(xiàn)任何顆粒相關(guān)的問題。然而，還有一些缺陷由于形成機(jī)制的緣故，有可能只是在帶有圖案化的晶圓片上才會(huì)表現(xiàn)出來，這在具體的產(chǎn)品上經(jīng)常能夠看到。因此，全面的設(shè)備監(jiān)控策略還應(yīng)該包括對(duì)具有圖案化的晶圓進(jìn)行充分的采樣，而不能僅僅通過無圖案化的檢測來判斷。

圖4 一些典型的缺陷類型（來源：SPIE）

全面的設(shè)備監(jiān)控策略的另一個(gè)重要方面是設(shè)備的腔體監(jiān)控。這里提供一個(gè)常見的例子：單個(gè)刻蝕設(shè)備內(nèi)以及設(shè)備之間的溫度、工藝參數(shù)、刻蝕速率等重要表征參數(shù)都需要良好匹配，才能有助于在晶片上實(shí)現(xiàn)非常均勻的刻蝕形貌，確保不同設(shè)備間溝道孔形狀的高度一致性。這種均勻性對(duì)于HAR結(jié)構(gòu)的微米級(jí)深度刻蝕尤其重要，因?yàn)橐_(dá)成嚴(yán)格的埃級(jí)精度要求。腔體的溫度監(jiān)控可以在設(shè)備上通過設(shè)定軟件自動(dòng)進(jìn)行，以便能夠把當(dāng)前收集到的數(shù)據(jù)與基準(zhǔn)數(shù)據(jù)進(jìn)行比較，并在檢測到異?；蚱茣r(shí)能夠快速發(fā)現(xiàn)問題并加以及時(shí)地修正。

為了使設(shè)備監(jiān)控能夠有效工作，加工設(shè)備的工藝條件應(yīng)盡可能地接近實(shí)際的生產(chǎn)環(huán)境。必然注意的是，溫度監(jiān)控應(yīng)該在“等離子體開啟”的刻蝕條件下進(jìn)行，無圖案化的監(jiān)控則應(yīng)基于與產(chǎn)品相一致的真實(shí)薄膜堆疊結(jié)構(gòu)。由于產(chǎn)品的工藝集成方案往往極其復(fù)雜，設(shè)備的監(jiān)控策略往往還需要與其他檢測方法相搭配，例如采用在線的手段對(duì)晶圓的關(guān)鍵特征進(jìn)行高靈敏度檢查和測量。

在線監(jiān)測與控制

具有HAR結(jié)構(gòu)的存儲(chǔ)器產(chǎn)品，需要對(duì)晶圓表面及其下方檢測到的不同類型的顆?；蛉毕葸M(jìn)行相應(yīng)的處理。

如果在HAR結(jié)構(gòu)中發(fā)現(xiàn)掩埋型缺陷怎么辦？通常檢查可以在工藝的多個(gè)步驟中完成，以便能夠在源頭處便發(fā)現(xiàn)缺陷。然而，在3D NAND 中，溝道孔刻蝕之前的薄膜堆疊結(jié)構(gòu)是在一個(gè)工藝步驟中完成的，沒有機(jī)會(huì)暫停工藝進(jìn)行檢查。如上面所討論的，在理想情況下，工藝工程師可以通過保持非常干凈的設(shè)備來避免掩埋型顆粒缺陷，但是有時(shí)候也會(huì)在工藝過程中發(fā)生與工藝集成相關(guān)的缺陷，導(dǎo)致其很難控制。圖5中給出了兩種典型的情況，前者在犧牲層材料去除后形成，這有可能從腐蝕液中引入，也有可能設(shè)備受到了粘污。不管如何，它對(duì)后續(xù)工藝造成的直接影響是金屬柵電極無法順利地生長，導(dǎo)致字線發(fā)生斷路現(xiàn)象。顯然，這將直接影響到器件的電學(xué)性能、可靠性及良率，而且如果無法及時(shí)的發(fā)現(xiàn)缺陷的來源，往往還可能導(dǎo)致更多的產(chǎn)品受到污染。

圖5 3D NAND器件中的兩種典型掩埋型缺陷（來源：SPIE）

很多時(shí)候，無法通過單純的設(shè)備維護(hù)來發(fā)現(xiàn)掩埋型缺陷問題，這促使半導(dǎo)體產(chǎn)業(yè)界不斷尋求可用于掩埋型缺陷檢測的可替代性的在線無損檢查方法。當(dāng)前，一些較為簡單的檢測問題已經(jīng)得到非常好的解決，例如在交替薄膜生長過程中出現(xiàn)的掩埋型缺陷，由于其可以改變周圍環(huán)境并在頂部表面引起擾動(dòng)，而能夠通過高靈敏度的晶圓檢測設(shè)備來表征。對(duì)于圓形溝道孔，這種擾動(dòng)可能導(dǎo)致CD變化約10％，給良率帶來非常明顯的影響。另一種解決掩埋型缺陷的檢查方法是使用晶片的破壞性回刻蝕來暴露工藝問題，例如刻蝕不足之類的缺陷，然后再在高靈敏度的設(shè)備上進(jìn)行缺陷檢查。

與此同時(shí)，經(jīng)過多年的探索與發(fā)展，工藝工程師們還采用了各種基于計(jì)量學(xué)的在線控制手段，來研究諸如刻蝕形貌、套刻對(duì)準(zhǔn)和工藝窗口之類的圖案化形成時(shí)出現(xiàn)的問題。對(duì)于3D NAND和DRAM器件，光學(xué)散射測量的方法對(duì)HAR結(jié)構(gòu)僅能提供非常有限的信息，而像TEM這樣的破壞性實(shí)驗(yàn)室技術(shù)則是目前揭示完整圖形形貌的唯一方法。目前學(xué)術(shù)界和工業(yè)界還沒有發(fā)明和制造出能夠完整的準(zhǔn)確表征HAR形貌的非破壞性快速測量方法，例如對(duì)溝道孔或存儲(chǔ)節(jié)點(diǎn)電容的制造工藝過程進(jìn)行測量。

由此可見，HAR結(jié)構(gòu)中掩埋型缺陷對(duì)保證高吞吐量的生產(chǎn)工藝的直接檢測提出了嚴(yán)峻挑戰(zhàn)。值得慶幸的是，將高光譜成像與工業(yè)級(jí)光學(xué)檢測設(shè)備相結(jié)合，通過衍射輔助的等離子體共振機(jī)制的檢測方法，能夠穩(wěn)定的識(shí)別HAR結(jié)構(gòu)某一深度處的掩埋型缺陷。這種新型方法，其檢測深度是傳統(tǒng)光學(xué)方法趨膚深度的十倍左右，相關(guān)結(jié)果目前已經(jīng)在實(shí)驗(yàn)上得到了證明，如圖6所示。

圖6 新型檢測方法能夠及時(shí)發(fā)現(xiàn)掩埋型缺陷（來源：Nature）

所有這些測量手段都會(huì)在后臺(tái)創(chuàng)造無數(shù)的數(shù)據(jù)信息流，而工廠在此之前必須建立一個(gè)智能數(shù)據(jù)分析系統(tǒng)，以便能夠?qū)κ占降臄?shù)據(jù)進(jìn)行具體分析，及時(shí)發(fā)現(xiàn)工藝過程中遇到的問題，制訂正確的解決方案，確保良率能夠保持在較高水平。

新型存儲(chǔ)技術(shù)

3D NAND和DRAM繼續(xù)向前發(fā)展，隨著堆疊層數(shù)的增加，特征圖形不斷縮小。此外，將NAND的容量，成本和非易失性與DRAM中的更高速度相結(jié)合的需求，導(dǎo)致了許多新的形式的內(nèi)存存儲(chǔ)器的開發(fā)。這些新型存儲(chǔ)器包括相變存儲(chǔ)器（PCM），鐵電RAM（FeRAM），自旋轉(zhuǎn)移扭矩磁阻RAM（STT-MRAM），阻變RAM（RRAM或ReRAM）等。

新的存儲(chǔ)器件涉及到大量的新材料，其從單純的Si基向磁性材料、相變材料、阻變材料和鐵電材料等方向發(fā)展的趨勢，相應(yīng)的需要開發(fā)全新的制造工藝，特別是核心存儲(chǔ)單元的構(gòu)建對(duì)傳統(tǒng)的半導(dǎo)體制造技術(shù)提出了巨大的挑戰(zhàn)。隨著存儲(chǔ)技術(shù)的進(jìn)一步發(fā)展，新型非易失存儲(chǔ)技術(shù)有望引發(fā)存儲(chǔ)層級(jí)變革。采用新型非易失存儲(chǔ)技術(shù)構(gòu)建高速、高密度、高可靠性和低成本的儲(chǔ)存型內(nèi)存（SCM），是存儲(chǔ)技術(shù)的發(fā)展趨勢。各種新型非易失存儲(chǔ)技術(shù)等的成熟，有望取代或部分取代傳統(tǒng)的易失性存儲(chǔ)器SRAM和DRAM。

隨著新技術(shù)在先進(jìn)節(jié)點(diǎn)的不斷發(fā)展，以及與新型存儲(chǔ)器類型相關(guān)的新工藝流程，芯片制造商需要不斷調(diào)整自己的工藝控制策略，以繼續(xù)發(fā)展和生產(chǎn)先進(jìn)的存儲(chǔ)器件，滿足日益增長的消費(fèi)電子需求。

未來與展望

隨著3D NAND逐漸成為存儲(chǔ)器領(lǐng)域的主流技術(shù)，其發(fā)展過程中所遇到的種種挑戰(zhàn)為實(shí)現(xiàn)持續(xù)的技術(shù)創(chuàng)新帶來了良好的機(jī)遇，也對(duì)當(dāng)前的工藝控制、設(shè)備監(jiān)控、在線檢測技術(shù)等提出了嚴(yán)峻的挑戰(zhàn)。

在這篇文章中，我在介紹了與工藝控制和設(shè)備監(jiān)控有關(guān)的內(nèi)容后，花費(fèi)大量篇幅討論了當(dāng)前HAR電容結(jié)構(gòu)中遇到的掩埋型缺陷在線檢測的問題。顯然，當(dāng)前眾多的檢測手段還無法滿足先進(jìn)存儲(chǔ)器快速發(fā)展提出的要求，還需要進(jìn)行不斷的創(chuàng)新，提高檢測設(shè)備的靈敏度，最終能夠?yàn)楦黝惼骷Y(jié)構(gòu)、先進(jìn)設(shè)計(jì)和工藝技術(shù)提供關(guān)鍵參數(shù)的檢測，特別是要能夠以在線監(jiān)控的方式實(shí)現(xiàn)對(duì)HAR電容結(jié)構(gòu)中掩埋型缺陷的無損檢測，以便為晶圓級(jí)檢測提供快速的缺陷表征手段，同時(shí)也能為產(chǎn)品批次特有的缺陷表征提供有價(jià)值的參考，如能夠較為準(zhǔn)確的識(shí)別缺陷發(fā)生的源頭，判斷是前層引起的工藝問題還是其他因素導(dǎo)致的。

當(dāng)前的檢測技術(shù)主要是依靠數(shù)學(xué)算法并通過光學(xué)對(duì)比的方法來對(duì)特征圖形進(jìn)行各種表征，這使其很難借鑒過去平面器件的經(jīng)驗(yàn)對(duì)三維存儲(chǔ)器進(jìn)行有效的檢測。隨著技術(shù)的快速發(fā)展，許多設(shè)備制造商與良率提升服務(wù)商，都在持續(xù)地在對(duì)工藝控制中的檢測、量測與數(shù)據(jù)分析等方法進(jìn)行改進(jìn)與優(yōu)化，以試圖將其廣泛運(yùn)用到整個(gè)半導(dǎo)體生產(chǎn)制造中，幫助識(shí)別工藝問題并做出修正。

可以預(yù)料的是，在不久的將來，大數(shù)據(jù)和機(jī)器學(xué)習(xí)必將大量地應(yīng)用到新型的工藝設(shè)備與檢測設(shè)備中。通過借鑒以往的經(jīng)驗(yàn)和數(shù)據(jù)，可以使設(shè)備不做比對(duì)就能進(jìn)行快速的判斷，有望為更多先進(jìn)存儲(chǔ)器的不同工藝過程和特征圖形的檢測與分析提供高靈敏度的在線監(jiān)測，以便及時(shí)發(fā)現(xiàn)各種工藝問題和缺陷，用最短的時(shí)間將新投產(chǎn)的產(chǎn)品提高到可以大規(guī)模生產(chǎn)的階段，確保產(chǎn)品工藝水平的持續(xù)提升，以更快的速度完成高良率的生產(chǎn)目標(biāo)。

責(zé)任編輯 LK