如何將自由運(yùn)行的RTL內(nèi)核、Vitis庫(kù)和基于hls的數(shù)據(jù)遷移器組合在一起

賽靈思致力于為所有開(kāi)發(fā)人員開(kāi)啟一種新的設(shè)計(jì)體驗(yàn)！

Vitis統(tǒng)一軟件平臺(tái)可以在包括FPGA、SoC和Versal ACAP在內(nèi)的異構(gòu)Xilinx平臺(tái)上開(kāi)發(fā)嵌入式軟件和加速應(yīng)用程序。它為加速邊緣計(jì)算、云計(jì)算和混合計(jì)算應(yīng)用程序提供了統(tǒng)一的編程模型。

利用與高級(jí)框架的集成，使用加速庫(kù)用C、C++或Python開(kāi)發(fā)，或使用基于RTL- accelerators &低級(jí)別運(yùn)行時(shí)APIs進(jìn)行更細(xì)粒度的實(shí)現(xiàn)控制?？傊梢赃x擇您需要的多種抽象級(jí)別。

圍繞賽靈思自適應(yīng)計(jì)算挑戰(zhàn)賽我們已經(jīng)推出了一系列Vitis深入教程，不僅面向參賽用戶，更適合廣大開(kāi)發(fā)者細(xì)致學(xué)習(xí)。該教程重點(diǎn)介紹了在所有Xilinx平臺(tái)上部署加速應(yīng)用程序的設(shè)計(jì)方法和編程模型，并不斷更新。

本次視頻，由Xilinx技術(shù)專家原鋼為大家?guī)?lái)一個(gè)非常棒的全系統(tǒng)RTL內(nèi)核集成教程，展示了如何將自由運(yùn)行的RTL內(nèi)核、Vitis庫(kù)和基于hls的數(shù)據(jù)遷移器組合在一起。

本教程演示如何使用Vitis core開(kāi)發(fā)工具包將RTL內(nèi)核編程到FPGA中，并使用公共開(kāi)發(fā)流程構(gòu)建硬件仿真。

Adaptive Computing Challenge 2020

賽靈思近期推出專屬挑戰(zhàn)賽技術(shù)論壇，在開(kāi)發(fā)與啟動(dòng)競(jìng)賽的開(kāi)發(fā)階段，討論與Xilinx產(chǎn)品和解決方案相關(guān)的技術(shù)問(wèn)題。

https://forums.xilinx.com/t5/Adaptive-Computing-Challenge/bd-p/ACC_2020

其他技術(shù)支持 可訪問(wèn)：

Vitis Forum -

https://forums.xilinx.com/t5/Vitis-Acceleration-SDAccel-SDSoC/bd-p/tools_v

Vitis AI Forum -

https://forums.xilinx.com/t5/AI-and-Vitis-AI/bd-p/AI

Alveo Forum -

https://forums.xilinx.com/t5/Alveo-Accelerator-Cards/bd-p/alveo

HLS Forum -

https://forums.xilinx.com/t5/High-Level-Synthesis-HLS/bd-p/hls

有關(guān)挑戰(zhàn)賽的問(wèn)題都可在私信Xilinx技術(shù)社區(qū)或者郵件至contest2020@xilinx.com

原文標(biāo)題：滴！Vitis RTL內(nèi)核集成教程更新

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