1975年摩爾在IEEE大會發(fā)表一篇論文,根據(jù)當(dāng)時的情況,將之前的預(yù)測,由每年增加一倍,修正為每兩年增加一倍,這就是半導(dǎo)體業(yè)界著名的「摩爾定律」。
55年來,半導(dǎo)體產(chǎn)業(yè)依循「摩爾定律」,性能以幾何級數(shù)般的快速發(fā)展,造就今日突飛猛進(jìn)的高科技。
然而目前半導(dǎo)體制程推進(jìn)到5納米,已經(jīng)離「物理極限」愈來愈近,「摩爾定律」的發(fā)展進(jìn)程,恐離「盡頭」不遠(yuǎn)。
為了增加半導(dǎo)體的性能,在制程技術(shù)尚未推進(jìn)到一新節(jié)點時,透過先進(jìn)封裝技術(shù),將數(shù)種不同制程的「小芯片」(Chiplet),「異構(gòu)整合」在一起,提升芯片的效能,并且可降低成本。
不同用途的半導(dǎo)體元件,能夠使用的最先進(jìn)半導(dǎo)體制程不盡相同。舉例而言,記憶體目前最先進(jìn)制程為14納米左右,而邏輯制程已推進(jìn)到5納米。
因此在SOC(系統(tǒng)單芯片)中,勉強(qiáng)將不同性能的元件整合在一起,不僅技術(shù)復(fù)雜,而且無法妥善利用芯片的空間及效能。
為了增加新性能,將新功能的模組勉強(qiáng)整合到芯片,將增加芯片的面積,這對先進(jìn)制程而言,成本將不符經(jīng)濟(jì)原則。在整合型的SOC中,某些模組并不需要最先進(jìn)的制程,因此將不同性能的模組制成「小芯片」,然后透過先進(jìn)的封裝技術(shù)將「小芯片」整合成系統(tǒng)芯片。
早在2012年,臺積電就開始利用CoWoS (Chip on Wafer on Substrate)先進(jìn)3D封裝技術(shù),為客戶生產(chǎn)FPGA。2014年臺積電與海思合作推出全球第一個使用CoWoS封裝技術(shù),將3個16納米芯片整合在一起,具網(wǎng)絡(luò)功能的單芯片。
讓「小芯片」開始吸引大家目光的是AMD(超微)于2019年推出的Zen 2 (又稱Ryzen 3000)CPU。Zen 2是使用3個「小芯片」封裝而成,其中2個7納米制程的8核CPU,及1個14納米制程的I/O(輸入/輸出)。
AMD從2019年起,全面采用「小芯片」架構(gòu)技術(shù),因此產(chǎn)品功能全面提升,獲得市場好評,銷售成績斐然。
除了AMD外,英特爾也積極發(fā)展「小芯片」技術(shù),旗下的Altera的FPGA Stratix 10,是英特爾第一顆采用「小芯片」架構(gòu)的IC。Stratix中心,是FPGA晶粒(Die)周圍有6個「小芯片」,以先進(jìn)封裝異質(zhì)整合而成。。
賽靈思的Virtex-7 2000T采用4個「小芯片」架構(gòu)的設(shè)計。
人工智能(AI)芯片需要高效能運(yùn)算功能,并且需整合高頻寬記憶體,高速I/O、高速網(wǎng)絡(luò)等模組,「小芯片」架構(gòu)是最佳、最具經(jīng)濟(jì)效益的設(shè)計。
微處理器(MPU)、圖形處理器(GPU)以及FPGA是「小芯片」目前最大的應(yīng)用市場,以微處理器而言,使用「小芯片」架構(gòu)的產(chǎn)值將由2019年的6.5億美元,成長到2024年的26億美元。
從整個半導(dǎo)體市場來看,使用「小芯片」架構(gòu)的芯片產(chǎn)值,將由2019年的7.8億美元,成長到2024年的65億美元。
「小芯片」架構(gòu)的IC,透過多顆「小芯片」提高每顆IC可容納電晶體的數(shù)量,并且可降低使用先進(jìn)制程的成本?!感⌒酒辜夹g(shù)中,不可或缺的先進(jìn)封裝技術(shù),是將來半導(dǎo)體科技發(fā)展的重要項目。
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