常見(jiàn)單端邏輯電平（TTL、CMOS、SSTL、HSTL、POD12）

本篇主要介紹常用的單端邏輯電平，包括TTL、CMOS、SSTL、HSTL、POD12等。

1、TTL電平

下面以一個(gè)三輸入的TTL與非門(mén)介紹TTL電平的原理。

當(dāng)輸入全1時(shí)，uI=3.6V，VT1處于倒置工作狀態(tài)（集電結(jié)正偏，發(fā)射結(jié)反偏），uB1=0.7V×3=2.1V（后級(jí)電路決定的），VT2和VT4飽和，輸出為低電平uO=0.3V。

當(dāng)輸入有0時(shí)，uI=0.3V，VT1發(fā)射結(jié)導(dǎo)通，uB1=0.3V+0.7V=1V，VT2和VT4均截止，VT3和VD導(dǎo)通。輸出高電平uO=VCC-UBE3-UD≈5V-0.7V-0.7V=3.6V。

TTL電平一般過(guò)沖都會(huì)比較嚴(yán)重，可以在始端串22歐或33歐電阻（因?yàn)門(mén)TL電路的輸出阻抗大約為17Ω左右，從阻抗匹配的角度解釋?zhuān)籘TL電平輸入腳懸空時(shí)內(nèi)部認(rèn)為是高電平。

常見(jiàn)的TTL電平有5V TTL，3.3V LVTTL，2.5V LVTTL，1.8V LVTTL等。

2、CMOS電平

常見(jiàn)的CMOS電平有5V CMOS，3.3V LVCMOS，2.5V LVCMOS，1.8V LVCMOS，1.5V LVCMOS，1.2V LVCMOS，0.8V LVCMOS等。

CMOS電路輸出高電平是通過(guò)導(dǎo)通PMOS實(shí)現(xiàn)的，輸出低電平是通過(guò)導(dǎo)通NMOS實(shí)現(xiàn)的，PMOS的載流子為空穴，NMOS的載流子為電子，空穴的電導(dǎo)率低于電子，所以PMOS的導(dǎo)通電阻比NMOS的導(dǎo)通電阻大（且相同額定值的PMOS比NMOS貴！?。。?，也就是輸出高電平時(shí)其RC（C為傳輸線等效電容，寄生電容等）時(shí)間常數(shù)大，上升沿更緩，CMOS電路的上升時(shí)間比下降時(shí)間長(zhǎng)。

CMOS器件是電壓控制器件，而未被連接的輸入端有靠近CMOS門(mén)檻電壓輸入的趨勢(shì)，使得芯片內(nèi)部的三極管作不必要的開(kāi)關(guān)動(dòng)作，這既增加了噪聲干擾，又耗費(fèi)了系統(tǒng)功率。MOS管輸入阻抗很大（柵極源極之間有一層氧化層），輸入阻抗大，對(duì)微弱信號(hào)的捕捉能力就很強(qiáng)（簡(jiǎn)單地把干擾源等效為一個(gè)理想電壓源和一個(gè)內(nèi)阻的串聯(lián)，根據(jù)分壓原理可知輸入電阻越大輸入的分壓越大），所以懸空時(shí)很容易受周?chē)盘?hào)的干擾。一般，使用上拉電阻或下拉電阻，把未被連接的輸入引腳與電源或接地點(diǎn)連接，使它們有一個(gè)確定的電壓值。CMOS輸入引腳的最大輸入電流非常小，只有1μA左右（最多幾μA），因此選用1MΩ作為上拉電阻或下拉電阻就可以。

在許多嵌入式系統(tǒng)中，輸入引腳的有效電壓一般是5V以上或?yàn)樨?fù)值（對(duì)地），在這種情況下，使用幾個(gè)電阻就可以防止輸入引腳過(guò)壓。CMOS集成塊內(nèi)部的兩個(gè)二極管可以把電壓鉗位在CMOS器件輸入電壓值，這兩個(gè)二極管是高速CMOS器件（74HC系列）靜電保護(hù)措施的一部分。

TTL集成電路內(nèi)部都是用雙極型三極管構(gòu)成的，這種電路的輸入電阻一般都不高（7400和74LS00這些門(mén)電路的輸入電流一般都在幾百μA以上，74LS系列的稍小一些），對(duì)外界各種雜波不是很敏感，故不用的輸入端懸空即可（懸空相當(dāng)于高電平?。嗫梢灾苯咏痈唠娖交虻兀ㄒ暰唧w情況而定）。

3、GTL(Gunning Transceiver Logic)電平

GTL輸入電路是一個(gè)電壓比較器，輸入電壓同一個(gè)外部連接的參考電壓進(jìn)行比較，輸入門(mén)限設(shè)計(jì)為精確的窗口電壓，可以提高最大的抗噪性能。輸出電路是一個(gè)漏極開(kāi)路N通道器件，當(dāng)電路關(guān)閉時(shí)輸出電壓被上拉到末端匹配電壓VTT，當(dāng)輸出電路打開(kāi)時(shí)，器件可以吸收40mA的電流，可以產(chǎn)生最大的輸出電壓0.4V。輸出電阻為25歐姆，輸入輸出被設(shè)計(jì)為與VCC的電壓獨(dú)立，器件可以工作在5V、3.3V，甚至是2.5V的VCC電壓。

GTL和GTL+信號(hào)的參考電平Vref為信號(hào)上拉電平的2/3，這是同GTL電平的特點(diǎn)相關(guān)的，GTL信號(hào)的低電平一般為上拉電平的1/3左右，當(dāng)GTL信號(hào)的參考電平設(shè)置為上拉電平的2/3時(shí)信號(hào)的高低電平有最大的抗噪冗余量，可以得到最佳的傳輸效果。現(xiàn)在很多廠家提供的GTL芯片的Vref都是可以通過(guò)外部進(jìn)行調(diào)整，提供最佳的信號(hào)傳輸要求。同時(shí)因?yàn)镚TL的輸入閾值電平都很小，可以提供大的噪聲容限，而小的輸出電平提供的信號(hào)變化也很小。這些對(duì)信號(hào)的完整性有利。GTL＋的信號(hào)的電平更高，有更大的驅(qū)動(dòng)能力，一般對(duì)于重負(fù)載情況下使用GTL＋的效果會(huì)更好一些。

4、SSTL電平

SSTL即Stub Series Termination Logic，分為SSTL_3（3.3V）、SSTL_2（2.5V）、SSTL_18（1.8V）、SSTL_15（1.5V）（對(duì)應(yīng)的VREF=VTT分別為1.5V、1.25V、0.9V、0.75V），對(duì)應(yīng)不同的供電電壓，SSTL是傳輸線終端匹配的，因此SSTL具有輸出阻抗和匹配方法的要求，這使其在高速信號(hào)傳輸時(shí)降低了EMI，改善了建立時(shí)間。SSTL的輸入是一個(gè)差分比較電路，一端為輸入，另一端為參考電壓VREF。DDR使用的就是SSTL電平標(biāo)準(zhǔn)。

SSTL與LVTTL驅(qū)動(dòng)器沒(méi)有太多的不同，但是輸入緩沖卻非常不同。SSTL輸入是差分對(duì)，因此輸入級(jí)提供較好的電壓增益以及較穩(wěn)定的閾值電壓，這使得對(duì)小的輸入電壓擺幅具有比較高的可靠性。

STL對(duì)于不同類(lèi)型的驅(qū)動(dòng)器有不同的參數(shù)。SSTL_3和SSTL_2定義了2類(lèi)驅(qū)動(dòng)器，以區(qū)別不同的終端匹配方案。SSTL_18沒(méi)有明確的類(lèi)型定義，但是，取決于終端環(huán)境，驅(qū)動(dòng)器必須能夠在輸入緩沖處產(chǎn)生相應(yīng)的電壓擺幅。

AC參數(shù)指的是一個(gè)閾值電壓，當(dāng)信號(hào)跨越這個(gè)閾值電壓時(shí)，接收器狀態(tài)一定會(huì)發(fā)生改變。只要輸入保持在定義的DC閾值之上，接收器將維持邏輯狀態(tài)不變。這有利于系統(tǒng)設(shè)計(jì)者對(duì)整個(gè)系統(tǒng)性能進(jìn)行優(yōu)化。

5、HSTL電平

HSTL即High Speed Transceiver Logic，其最主要用于高速存儲(chǔ)器讀寫(xiě)，傳統(tǒng)的慢速存儲(chǔ)器阻礙了高速處理器的運(yùn)算操作。在中頻區(qū)域（100~180MHz），可供選擇的單端信號(hào)IO結(jié)構(gòu)有：HSTL、GTL/GTL+、SSTL、LVTTL；在180MHz以上，HSTL是唯一可用的單端IO接口。QDR使用的就是HSTL電平標(biāo)準(zhǔn)

JEDEC定義了四種驅(qū)動(dòng)模式：Class I~IV，其區(qū)別僅在于輸出電流的不同：

? Class I：IOH≥8mA，IOL≥-8mA；并行終端負(fù)載

? Class II：IOH≥16mA，IOL≥-16mA；串行終端負(fù)載

? Class III：IOH≥8mA，IOL≥-24mA；并行終端負(fù)載

? Class IV：IOH≥8mA，IOL≥-48mA；并行終端負(fù)載

6、POD12電平

POD和SSTL的最大區(qū)別在于接收端的終端電壓（POD為VDDQ，SSTL為VDDQ/2）。POD可以降低寄生引腳電容和I/O終端功耗，并且即使在VDD電壓降低的情況下也能穩(wěn)定工作。

當(dāng)驅(qū)動(dòng)端的上拉電路導(dǎo)通，電路處于高電平時(shí)，回路上沒(méi)有電流流過(guò)，這樣的設(shè)計(jì)較少了功耗。

除了上述一些常見(jiàn)的單端電平之外，還有BTL、ETL、HSUL等等。詳細(xì)可參見(jiàn)相關(guān)標(biāo)準(zhǔn)。

編輯：hfy