超大規(guī)模集成電路分析_影響MOS晶體管的非理想因素

自20世紀40年代末至50年代初發(fā)明晶體管以來，它一直是電子器件中最主要的元件，它使現(xiàn)代技術得到了極大的提高。摩爾定律和Dennard縮放已經(jīng)描述了改進現(xiàn)代IC設計中的晶體管的功能尺寸和性能的需要；也就是說，每24個月就需要將某個芯片中的晶體管數(shù)量增加一倍。

由于這種改進，早期的晶體管電路（幾毫米）與現(xiàn)代的晶體管電路（跨度只有幾納米）相比，在性能、工作點和內(nèi)在特性上都有明顯的差異。

在這篇文章中，我們將討論理想的MOS晶體管分析模型和由于MOS晶體管的功能尺寸和設計的不斷改進而產(chǎn)生的非理想性。另外，我們將討論在實際實現(xiàn)之前，介紹了在MOS晶體管中引入非理想（SNI）的設計方法，以正確模擬仿真中的VLSI電路。

考慮圖1中的基本晶體管圖。當沒有電壓施加到柵極（g）上時，稱該晶體管處于OFF狀態(tài)。

圖1.基本晶體管工作模式

如果施加較小的柵極電壓（Vgs 《Vt），則該電壓電平稱為亞閾值電壓電平，并且仍假定晶體管為OFF（不導通）。但是，如果施加足夠高的電壓以使其載流子（電子或空穴）移動（Vgs 》 Vt），則會在漏極（d）和源極（s）之間創(chuàng)建一個通道，從而使漏極-源極電流（Ids）流動。

在導通狀態(tài)下，漏極電流（Ids）與漏極電壓（Vds）線性增加，直到（Vds = Vgs = Vdsat），之后漏極電流保持恒定。如果漏極電壓進一步增加到該值（Vds 》 Vdsat），此時晶體管可能會產(chǎn)生其最大電流限制，該晶體管將處于飽和狀態(tài)。舉例來說，如果你不停地消耗大量的食物，根據(jù)你的體力限制，你能做的工作是有最大限度的，也就是說，你消耗再多的食物都被認為是浪費了。同樣，晶體管也受到它的物理限制，如它的特征尺寸（W和L）和它的摻雜水平（它所包含的雜質(zhì)數(shù)量）的限制。

因此，此圖示稱為長溝道模型，其柵極長度為（L）寬度為（W）的晶體管的漏源電流為 ：

動機

IC設計人員試圖改變晶體管的W/L，以便在芯片上裝入更多的元件。他們嘗試將晶體管塞滿芯片的次數(shù)越多，面對晶體管的物理限制就越多。

所以，多年來，隨著晶體管尺寸從微米到納米技術的發(fā)展，上面所說的大多數(shù)假設并不能完美地模擬真實晶體管的工作。例如，當說晶體管處于關閉狀態(tài)時，電流被假定為零，但在實際意義上，晶體管的兩端之間存在亞閾值電流泄漏，這些電流在理想狀態(tài)下可以忽略不計，在納安培（nA）的數(shù)量級，但當乘以器件中數(shù)百萬-數(shù)十億個晶體管時，這些電流是非常大的。

例如，當你關閉手機后，你想讓你的電池保持在關機時的水平，所以泄漏電流是設計師在模擬設計時必須處理的問題。

其次，理想情況下晶體管在飽和模式下保持最大電流恒定，但在實際晶體管中，電流以較慢的速度增長，這就破壞了提供恒定電流的目的。

因此，在本節(jié)中，我們將介紹導致這些非理想行為的每個機制，以及設計者如何在設計流程中正確地模擬晶體管。

速度飽和度和遷移率降低

速度飽和會導致在高VDS時較低的I DS。由于較高的電壓導致沿通道的電場強度較高，這會導致載流子更頻繁地發(fā)生碰撞，從而導致載流子的遷移率下降。

載體也有物理限制，因此它只能維持一定的最大平均速度，這稱為速度飽和。（Chen，etal。，1997）和（Chen，Hu，F(xiàn)ang，Lin，＆Wollesen，1997）給出了與這種情況相匹配的通用模型，其中遷移率（μ）替換為有效遷移率（μeff）。

通道長度調(diào)制

在理想的晶體管中，當晶體管處于飽和模式時IDs獨立于 VDs，使晶體管成為恒定電流源。但實際上，Vds（漏極-源極電壓）沿溝道壁形成耗盡層（Ld），這使有效溝道長度小于實際溝道長度，從而使有效長度（Leff = L） – Ld）。

因此，隨著Vds的增加，Leff變得相對較短，從而導致橫向場強度降低。由于電場強度（E）與通道長度成正比。這種降低的場強將I ds的可變性推回到線性區(qū)域，這使I ds隨著V ds的飽和而增加。

圖2. 耗盡區(qū)縮短了有效溝道長度

在這種情況下，可以通過將I ds乘以依賴于早期電壓VA的因數(shù)來更好地建模， 如（Gray，Hurst，Lewis，＆Meyer，2001）中所述。

閾值電壓（Vt）的影響

理想情況下，閾值電壓（Vt）被認為是恒定的，但實際上，它隨體電壓（源體電壓，Vsb）、漏極電壓甚至通道長度而變化。

首先，從圖2中的晶體管，當應用Vsb時，它增加了晶體管打開所需的閾值電壓（Vt）。記住這一點，Vt可以被重新建模為

其次，沿通道產(chǎn)生電場的漏極電壓會引起漏極誘導屏障降低（DIBL），從而導致閾值電壓以DIBL系數(shù)表示的因子降低。

通常情況下，Vt隨著通道長度的增加而增加，但當施加Vds時，由于耗盡區(qū)的存在，通道長度會減少，因此，會造成所謂的Vsb滾落（減少）。

泄漏

當晶體管截止時，假定漏-源電流為零。實際上，由于亞閾值導通和結(jié)泄漏，它們會泄漏少量電流。

對于亞閾值泄漏，假定當V gs 《V t時電流I ds為零，但實際上，在此工作條件下電流下降得更快。當V gs降至負值時，它形成所謂的弱反轉(zhuǎn)，如圖3所示：

圖3. IV-特性曲線表示的指數(shù)下降DS在VGS 《Vt

對于結(jié)泄漏，我們觀察到該晶體管是擴散和襯底/阱之間的基本PN / NP結(jié)二極管。當晶體管處于截止狀態(tài)時，源極-柵極結(jié)二極管被反向偏置。但是，反向偏置的二極管仍會傳導經(jīng)典二極管方程式給出的少量電流：

溫度也是一個巨大的非理想性機制，因為它主要影響到迄今為止討論的其他非理想性。例如，亞閾值泄漏隨溫度增加。閾值電壓（Vt）也會隨著溫度的升高而降低，這使其易于受到DIBL和亞閾值導通的影響。一般來說，它更適合在低溫下工作，因為它能顯著降低速度飽和和遷移率降低。

幾何依賴性

Layout設計人員通常繪制具有一定溝道長度（Ldrawn）和寬度（Wdrawn）的晶體管。但實際的柵極/溝道長度尺寸可能會因制造工藝的不同而有所偏離。這將導致晶體管的尺寸小于/多于預期的尺寸，因此它將影響閾值電壓和有效溝道長度和速度飽和效應，這可能會導致一些非理想性，如前文所述。這種非理想性的模型如下所示；LD 和WD取決于制造過程。
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