AXI4-Lite總線信號(hào)

在《AXI-Lite 自定義IP》章節(jié)基礎(chǔ)上，添加ilavio等調(diào)試ip，完成后的BD如下圖：

圖4?53 添加測(cè)試信號(hào)

加載到SDK，并且在Vivado中連接到開(kāi)發(fā)板。

Trigger Setup，點(diǎn)擊“+”，選擇 AXI_WVALID，雙擊添加。設(shè)置 Radix 為 B，觸發(fā)條件 Value 為 1。

圖4?54 添加信號(hào)

設(shè)置觸發(fā)位置為 512

圖4?55 設(shè)置觸發(fā)位置

單擊運(yùn)行按鈕，啟動(dòng)觸發(fā)，進(jìn)入等待觸發(fā)狀態(tài)。

圖4?56 等待觸發(fā)

單擊 SDK 中的運(yùn)行按鈕后， VIVADO 中 HW_ILA2 窗口采集到波形輸出，可以看到 AXI 總線的工作時(shí)序。

SDK中 mian.c 程序功能是向 AXI4 總線寫(xiě)入 1~4，再?gòu)?AXI4 總線讀數(shù)據(jù)，從上面對(duì)未修改直接封裝的 IP 分析，可以讀出的數(shù)據(jù)應(yīng)等于寫(xiě)入的數(shù)據(jù)。

從波形圖可以看出，寫(xiě)入的數(shù)據(jù)是 1、 2、 3、 4，對(duì)應(yīng)基地址的偏移地址是 0、 4、 8、 12。

圖4?57 仿真結(jié)果

責(zé)任編輯：xj

原文標(biāo)題：觀察 AXI4-Lite 總線信號(hào)

文章出處：【微信公眾號(hào)：OpenFPGA】歡迎添加關(guān)注！文章轉(zhuǎn)載請(qǐng)注明出處。