如何提高信號(hào)完整性，降低噪聲或降低功耗

EDN文章中介紹的一些技術(shù)向您展示了如何提高信號(hào)完整性，降低噪聲或降低功耗。我們作為工程師最大限度地提高性能的方法之一就是堅(jiān)持建立設(shè)計(jì)規(guī)則。但是，如果遵守這些規(guī)則會(huì)增加成本并使您的產(chǎn)品無(wú)法銷售？這是低成本嵌入式和消費(fèi)產(chǎn)品設(shè)計(jì)人員經(jīng)常面臨的困境。

為了深入了解這種產(chǎn)品，我們?cè)?a href="http://ttokpm.com/tags/mentor/" target="_blank">Mentor Graphics對(duì)BeagleBone Black進(jìn)行了分析，BeagleBone Black是許多面向制造商和業(yè)余愛好者的低成本微控制器板之一。我們的分析表明，“黑色”的設(shè)計(jì)師是如何做出許多工業(yè)產(chǎn)品設(shè)計(jì)師不需要進(jìn)行折衷的。由于BeagleBone系列的無(wú)畏設(shè)計(jì)師發(fā)布了他們的設(shè)計(jì)，原理圖，布局和代碼，供我們其他人進(jìn)行審查和改進(jìn)，因此我們可以從信號(hào)完整性的角度對(duì)其進(jìn)行分析和仿真。我們的分析揭示了有關(guān)設(shè)計(jì)師在保持性能，降低成本的同時(shí)進(jìn)行權(quán)衡取舍的故事，我們可以將這些經(jīng)驗(yàn)教訓(xùn)應(yīng)用到我們自己的設(shè)計(jì)中。

Black最初于2013年發(fā)布，是開放源代碼愛好者計(jì)算機(jī)家族的一部分。它圍繞德州儀器AM355x“ Sitara”處理器構(gòu)建，具有512 MB的板載RAM，2 GB的板載閃存以及以太網(wǎng)和HDMI端口。Black（圖1）隨Debian Linux一起提供在板載閃存中，帶有micro-SD卡插槽可用于重新刷新板載內(nèi)存或直接托管操作系統(tǒng)。黑色已被較新的型號(hào)取代，不再是最先進(jìn)的設(shè)備。它仍然可以在亞馬遜上以65美元的價(jià)格購(gòu)買。

圖1. BeagleBone Black是一臺(tái)獨(dú)立的微型計(jì)算機(jī)，只有信用卡大小。

一旦我們了解了Black的堆棧，設(shè)計(jì)低成本系統(tǒng)的挑戰(zhàn)就變得顯而易見（圖2）。該電路板只有四個(gè)布線層和兩個(gè)平面層，電源平面層被切成小塊，以適應(yīng)運(yùn)行該電路板所需的不同電壓?！白罴褜?shí)踐”高速設(shè)計(jì)告訴我們，信號(hào)在芯片之間傳播時(shí)，我們應(yīng)保持恒定的參考電壓，并在可能的情況下將其接地。雙倍數(shù)據(jù)速率（DDR）存儲(chǔ)器已長(zhǎng)期使用電源參考信號(hào)來(lái)適應(yīng)雙列直插式內(nèi)存模塊（DIMM）設(shè)備上的有限層數(shù)；顯然，我們?cè)谶@里會(huì)遇到同樣的問題，我們必須與在其上切成小塊的參考平面抗衡。

圖2.黑色的電源層分為多個(gè)部分以適應(yīng)不同的電壓。

注意中間電介質(zhì)在疊層中的厚度。頂部和底部（電氣）相距較遠(yuǎn)。原因很明顯：為了使板具有足夠的機(jī)械剛度，必須將其確定為一定的厚度，而較大的中心芯線是實(shí)現(xiàn)此目的的最佳方法。這意味著我們不能依靠嵌入式電容來(lái)對(duì)電源層和接地層進(jìn)行解耦，因此任何從上到下穿越的信號(hào)過孔都需要附近的去耦電容器來(lái)承載其返回電流，并且這些電容器的有效性受到以下因素的限制：電容器環(huán)路電感。

黑色上的DDR3接口（圖3）非常簡(jiǎn)單。處理器直接與單個(gè)DRAM芯片對(duì)話。從原理圖和布線的角度來(lái)看，沒有比這更簡(jiǎn)單的了。事實(shí)證明，簡(jiǎn)單不一定意味著容易。Black的DDR3接口有一些有趣的故事，以講述創(chuàng)建低成本設(shè)計(jì)的含義。我們將從最佳實(shí)踐/設(shè)計(jì)指南的角度來(lái)解決這一問題-DDR3定義了一些物理和電氣設(shè)計(jì)目標(biāo)，這些目標(biāo)必須滿足才能使設(shè)計(jì)正常工作。

圖3.黑色DDR3接口直接與單個(gè)DDR存儲(chǔ)器芯片對(duì)話。

DDR3設(shè)計(jì)規(guī)則
下面顯示了DDR3接口的一些常見物理布局設(shè)計(jì)規(guī)則（圖4）。不同的團(tuán)隊(duì)對(duì)矩陣的定義會(huì)有所不同-尤其如此，因?yàn)镈DR3的JEDEC規(guī)范僅定義了接口的DRAM端。不同的控制器將具有不同的電氣和時(shí)序要求，這可能會(huì)影響設(shè)計(jì)的放置和布線方式……但是基本思想仍然是相同的。

圖4.常見DDR3設(shè)計(jì)規(guī)則示例。

這些構(gòu)成了“最佳實(shí)踐”設(shè)計(jì)規(guī)則的主體，可以用作放置和布線DDR3設(shè)計(jì)的起點(diǎn)。然后應(yīng)使用布線后信號(hào)完整性和時(shí)序分析來(lái)分析布線設(shè)計(jì)板，以識(shí)別和解決任何潛在問題。但是，通常情況下，會(huì)根據(jù)最佳實(shí)踐規(guī)則放置和布線設(shè)計(jì)，并且在制作過程中不會(huì)進(jìn)行信號(hào)完整性仿真。為什么？因?yàn)樵敿?xì)的信號(hào)完整性和時(shí)序分析是大多數(shù)設(shè)計(jì)人員無(wú)法企及的。

圖4中的物理和電氣規(guī)則足夠具體，我們可以從設(shè)計(jì)布局中自動(dòng)檢查它們（圖5）。在這種情況下，我們?yōu)镈DR3數(shù)據(jù)網(wǎng)，地址網(wǎng)等定義了特定的規(guī)則集。根據(jù)設(shè)計(jì)是否通過相應(yīng)的檢查，每個(gè)特定規(guī)則旁邊的框?qū)⒁约t色或綠色突出顯示。

圖5.自動(dòng)檢查DDR3設(shè)計(jì)規(guī)則。

請(qǐng)注意，我們正在完成的Black設(shè)計(jì)上運(yùn)行這些檢查。如果準(zhǔn)則規(guī)則如此重要，那么黑方將如何無(wú)法通過所有這些檢查，并且仍然可以很好地工作以成為運(yùn)輸產(chǎn)品？好吧，事實(shí)證明，指導(dǎo)方針就是：指導(dǎo)方針。違反準(zhǔn)則并不意味著設(shè)計(jì)就行不通，而只是意味著存在一個(gè)問題，需要更仔細(xì)地調(diào)查和理解。如果分析表明該設(shè)計(jì)仍然可以運(yùn)行，則可以免除違規(guī)并繼續(xù)進(jìn)行。如果違規(guī)是一個(gè)真正的問題，那么您可以糾正問題并重復(fù)該過程。

DDR3使用“飛越”拓?fù)鋪?lái)路由地址，命令/控制和時(shí)鐘信號(hào)（圖6）。信號(hào)由控制器驅(qū)動(dòng)，并以菊花鏈的方式通過不同的DRAM路由，并在線路末端并聯(lián)一個(gè)終端。這種方案以到達(dá)每個(gè)設(shè)備的時(shí)鐘的時(shí)滯為代價(jià)，使每個(gè)DRAM的時(shí)鐘信號(hào)質(zhì)量最大化。這與用于DDR2和更早技術(shù)的“時(shí)鐘樹”方案形成鮮明對(duì)比，后者試圖在每個(gè)設(shè)備上同步時(shí)鐘的到達(dá)。時(shí)鐘樹方法必然涉及分叉軌跡，這會(huì)導(dǎo)致反射，從而降低信號(hào)質(zhì)量。這些反射在DDR2速度下是可以容忍的，但在DDR3及以后的速度下是不能容忍的。

圖6.連接多個(gè)DRAM設(shè)備時(shí)，DDR3使用“ Fly-by”拓?fù)溥M(jìn)行地址和時(shí)鐘路由。

對(duì)于DDR3及更高版本，這些網(wǎng)絡(luò)在線的末端并聯(lián)端接，以最大程度地減少反射，否則會(huì)影響信號(hào)質(zhì)量。時(shí)鐘到達(dá)不同DRAM的時(shí)滯表示DRAM將在稍有不同的時(shí)間將數(shù)據(jù)發(fā)送回控制器（讀?。?。這也意味著控制器將需要在稍有不同的時(shí)間將數(shù)據(jù)發(fā)送到DRAM（寫），以確保符合DRAM上的DQ / DQS / CLK關(guān)系。控制器處理這些時(shí)序偏移的過程稱為讀取均衡和寫入均衡。

第一個(gè)問題是我們需要調(diào)查與地址網(wǎng)的關(guān)系。網(wǎng)絡(luò)上的并聯(lián)終端電阻丟失。黑人設(shè)計(jì)師為什么要這樣做？答案非常簡(jiǎn)單-成本。并聯(lián)終端電阻要花錢并占用PCB面積，這兩者在像Black這樣的設(shè)計(jì)中都是很寶貴的。在像這樣的大批量，低成本應(yīng)用中，設(shè)計(jì)師可能不想添加不必要的東西，即使它是“標(biāo)準(zhǔn)”設(shè)計(jì)指南的一部分。哪個(gè)提出了問題–我們?nèi)绾未_定沒有這些電阻的設(shè)計(jì)就能工作？我們將如何進(jìn)行需要證明的設(shè)計(jì)分析？

DDR地址線10（DDR_A10）顯示在圖7的PCB布局中（如果您想知道為什么我們不選擇DDR_A0，我們將在后面進(jìn)行介紹）。處理器在左側(cè)，單個(gè)DRAM在右側(cè)?，F(xiàn)在，圖片開始成為焦點(diǎn)-Black的地址總線不是點(diǎn)對(duì)點(diǎn)的多點(diǎn)拓?fù)?。?qǐng)記住，在存在多個(gè)負(fù)載時(shí)，DDR3中并行終止的目的是管理地址/命令/控制網(wǎng)絡(luò)的信號(hào)質(zhì)量?？紤]到這一點(diǎn)，讓我們集中討論Black上的地址線實(shí)際上需要提供什么樣的信號(hào)質(zhì)量，而不是在更一般的情況下DDR3準(zhǔn)則告訴我們的。

圖7.黑色的DDR_A10布局使用點(diǎn)對(duì)點(diǎn)拓?fù)洹?/p>

圖8顯示了該網(wǎng)絡(luò)的布局前示意圖。這種表示形式特別有用，因?yàn)樗刮覀兡軌驅(qū)W(wǎng)絡(luò)進(jìn)行快速的“假設(shè)分析”更改，以探討它們對(duì)信號(hào)行為的影響。Black的最大DDR3數(shù)據(jù)速率為1600 MT / s，因此讓我們從運(yùn)行模擬開始，看看信號(hào)質(zhì)量如何。

圖8. BeagleBone Black DDR_A10的拓?fù)涫疽鈭D。

知道會(huì)發(fā)生什么
讓我們先退后一步。信號(hào)完整性專家Eric Bogatin提供了高速設(shè)計(jì)的經(jīng)驗(yàn)法則，其中第9條法則指出：“切勿在沒有預(yù)測(cè)您首先看到的情況下運(yùn)行仿真。”那是非常好的建議。如果您不知道期望得到什么結(jié)果，您如何知道模擬是否正確運(yùn)行？

仿真通常會(huì)運(yùn)行到完成并產(chǎn)生結(jié)果，但是建?；蛟O(shè)置問題有很多方法會(huì)影響結(jié)果的有效性?？紤]到這一點(diǎn)，您應(yīng)該驗(yàn)證基本假設(shè)，簡(jiǎn)單地開始并以受控的方式增加模擬的復(fù)雜性，以便可以預(yù)測(cè)任何模擬實(shí)驗(yàn)的結(jié)果。這與說(shuō)仿真總是可以預(yù)測(cè)預(yù)期的結(jié)果不同，但是它確實(shí)表示可以解釋和解決意外的結(jié)果。

您在這里應(yīng)如何應(yīng)用該原則？在點(diǎn)對(duì)點(diǎn)拓?fù)浜臀炊私拥?a target="_blank">接收器中，您可能希望入射波形的電壓加倍，并反射回驅(qū)動(dòng)器。如果驅(qū)動(dòng)器的輸出阻抗與傳輸線的阻抗相匹配，則驅(qū)動(dòng)器將吸收反射信號(hào)。驅(qū)動(dòng)器的輸出是否與線路阻抗匹配，或者是否使用串聯(lián)電阻將驅(qū)動(dòng)器的（較低）輸出阻抗與線路阻抗匹配，就是這種情況。該技術(shù)被稱為“串行端接”，是一種使用點(diǎn)對(duì)點(diǎn)拓?fù)浣Y(jié)構(gòu)控制信號(hào)質(zhì)量的有用方法。它具有減少開關(guān)期間輸出驅(qū)動(dòng)器所需功率的額外好處，這是一項(xiàng)額外好處。

那么，我們?nèi)绾闻宄绾螢锽lack設(shè)置串聯(lián)終端？好吧，您需要找到一個(gè)驅(qū)動(dòng)器設(shè)置，其中驅(qū)動(dòng)器阻抗與板上走線的傳輸線阻抗匹配，我們知道大約為60Ω。我們?cè)贗BIS模型中查看了處理器的驅(qū)動(dòng)器電壓與電流（V / I）曲線，以了解是否可以找到合適的設(shè)置。

我們繪制了處理器地址線輸出緩沖器的上拉/下拉曲線，并使用該曲線的斜率來(lái)計(jì)算驅(qū)動(dòng)器的有效輸出電阻。黑色的地址輸出驅(qū)動(dòng)器是可配置的，具有以下設(shè)置：5 mA，6 mA，7 mA，8 mA，9 mA，10 mA，11 mA和12 mA。當(dāng)我們?cè)谳敵鲎杩股侠L制不同的設(shè)置時(shí)，我們發(fā)現(xiàn)7 mA的輸出提供了與我們要尋找的阻抗的良好匹配（圖9）。

圖9.使用處理器模型的地址線V / I曲線的斜率來(lái)計(jì)算輸出阻抗。

接下來(lái)，我們對(duì)7 mA左右的設(shè)置進(jìn)行了仿真，并查看我們的預(yù)測(cè)如何與結(jié)果匹配。

并非總是需要額外的余量
正如預(yù)期的那樣，7 mA（圖10眼圖的綠色區(qū)域）設(shè)置工作得很好。但是，我們注意到8mA設(shè)置提供了額外的設(shè)計(jì)余量。為什么？因?yàn)楫?dāng)我們僅考慮使驅(qū)動(dòng)器阻抗與線路阻抗匹配時(shí)，我們并未考慮接收器輸入端的電容性負(fù)載，因?yàn)殡娙菪载?fù)載需要額外的電流才能充電。這是通過仿真進(jìn)行受控實(shí)驗(yàn)的一個(gè)很好的例子–我們沒有無(wú)法獲得我們期望的結(jié)果，但是我們解釋了原因并因此獲得了見識(shí)。

圖10. 1600 MT / sec時(shí)7 mA和8 mA驅(qū)動(dòng)器的眼圖。顯示7 mA可產(chǎn)生更寬的眼圖張開度。

我們還運(yùn)行了其他驅(qū)動(dòng)器強(qiáng)度，未在圖10中顯示。我們注意到，驅(qū)動(dòng)器設(shè)置高于8mA會(huì)增加波形的峰峰值電壓，但這并沒有進(jìn)一步擴(kuò)大視野。換句話說(shuō)，更強(qiáng)地驅(qū)動(dòng)信號(hào)只會(huì)給系統(tǒng)增加噪聲。

說(shuō)實(shí)話，由于DDR3地址網(wǎng)絡(luò)是設(shè)計(jì)為端接的，因此無(wú)論選擇哪種設(shè)置，我們都有很多眼圖余量–我們甚至可以將驅(qū)動(dòng)器的強(qiáng)度降低到5 mA，但仍然有足夠的余量。網(wǎng)絡(luò)末端的并聯(lián)端接通常將峰峰值信號(hào)擺幅減小一半，因此我們有足夠的余量來(lái)處理。

DDR3設(shè)計(jì)的另一個(gè)標(biāo)準(zhǔn)經(jīng)驗(yàn)法則是，信號(hào)在芯片之間傳輸時(shí)應(yīng)保持恒定的參考電壓。參考電壓可以是GND或DDR I / O的電壓軌，但是無(wú)論信號(hào)以哪個(gè)參考電壓?jiǎn)?dòng)，該參考電壓在信號(hào)的整個(gè)路徑上都應(yīng)保持一致。在信號(hào)改變層的情況下，相關(guān)的參考平面需要在附近具有縫合過孔，以減輕返回路徑的影響（圖11）。

圖11.當(dāng)信號(hào)改變層時(shí)，信號(hào)參考平面通常需要縫合通孔以保持參考一致性。

信號(hào)可以更改包含兩個(gè)不同參考電壓的參考平面，只要兩個(gè)參考平面在信號(hào)過孔附近充分解耦即可。這樣做的問題是，去耦電容器所涉及的電感必然比通孔拼接策略要大，因此通常可以避免這種情況。

當(dāng)我們?cè)诤谏▓D12）上運(yùn)行DDR設(shè)計(jì)規(guī)則檢查時(shí)，我們發(fā)現(xiàn)幾個(gè)地址網(wǎng)違反了該準(zhǔn)則，并同時(shí)參考了接地層和電源層進(jìn)行了布線。為什么？因?yàn)楹诜街挥袃蓚€(gè)參考平面，所以設(shè)計(jì)人員沒有足夠的空間在上兩層存儲(chǔ)DDR信號(hào)。他們將所有數(shù)據(jù)信號(hào)路由到上層微帶線和帶狀線層（參考GND）。這是有道理的，因?yàn)镈Q信號(hào)以地址信號(hào)頻率的兩倍運(yùn)行。但是，某些地址信號(hào)是同時(shí)參考GND和DDR電源進(jìn)行路由的，這意味著返回電流必須在路由中間找到這兩個(gè)平面之間的路徑。

這就引出了一個(gè)問題：這對(duì)信號(hào)質(zhì)量有多大影響？黑人設(shè)計(jì)師如何知道他們負(fù)擔(dān)得起？我們來(lái)看兩個(gè)地址信號(hào)（圖12）。

圖12.黑色上的地址線。

地址線更改平面
地址線10（圖13）從頂層（微帶）啟動(dòng)，在其大部分長(zhǎng)度上向下過渡到layer3，然后切換回頂層以連接到設(shè)備引腳。由于頂層和第3層位于第2層的任一側(cè)（接地平面），因此返回路徑接近理想狀態(tài)。返回電流不受干擾，因?yàn)樗肋h(yuǎn)不會(huì)改變層數(shù)。

圖13.地址線10穿過BeagleBone Black PCB的路線。

地址行0是另一個(gè)故事（圖14）。它從頂部微帶層（參考接地）啟動(dòng)，切換到底部帶狀線層（參考電源），切換回第3層（參考接地），然后在頂層（參考接地）結(jié)束。這意味著A0在大約1英寸的范圍內(nèi)兩次切換其參考電壓。從控制器到DRAM所需的時(shí)間。有什么影響？

圖14.地址線0沿著黑色的四個(gè)PCB層中的三個(gè)層移動(dòng)。

基本的信號(hào)完整性分析始終假設(shè)信號(hào)的返回路徑是理想的。自IBIS于1993年問世以來(lái)，所有信號(hào)完整性工具均是如此。高速信號(hào)與系統(tǒng)的配電網(wǎng)絡(luò)（PDN）相互作用，而這些相互作用只會(huì)使信號(hào)降級(jí)。對(duì)這些交互進(jìn)行建模和仿真的仿真工具被稱為“ Power-Aware”仿真工具。對(duì)于黑色，這是我們需要量化A0信號(hào)更改參考電壓的影響的分析類型。Power-Aware仿真是信號(hào)完整性方面的一個(gè)相對(duì)較新的發(fā)展-早在2012年，Black設(shè)計(jì)師肯定還沒有使用它，但是我們今天可以使用它來(lái)量化其決策的影響。

圖15中圖的左側(cè)顯示了A0信號(hào)，而右側(cè)顯示了A10。頂部的圖顯示了具有理想返回路徑的網(wǎng)絡(luò)仿真，而底部的圖顯示了當(dāng)考慮信號(hào)的實(shí)際返回路徑時(shí)眼圖裕量如何受到影響。對(duì)返回路徑進(jìn)行建模時(shí)，A0信號(hào)的眼高降低了A10的眼高的兩倍。由于信號(hào)開始時(shí)有很大的余量，因此這仍然是可接受的信號(hào)質(zhì)量。如果我們不是點(diǎn)對(duì)點(diǎn)運(yùn)行信號(hào)，并且與并行端接相關(guān)聯(lián)的眼高降低，情況可能會(huì)有所不同。

圖15.功耗感知的仿真結(jié)果表明，即使眼睛高度顯著下降，仍然有足夠的睜眼余量供Black使用。

我們還可以評(píng)估由它們的鄰居的開關(guān)活動(dòng)在這些信號(hào)上引起的噪聲。為此，我們通過將利息凈額穩(wěn)定在高或低狀態(tài)來(lái)將其視為受害凈額。我們?cè)诳偩€上的其他網(wǎng)絡(luò)上放置一個(gè)隨機(jī)模式，并測(cè)量耦合到目標(biāo)信號(hào)上的噪聲。我們?cè)谑芎W(wǎng)上看到的任何波動(dòng)都是耦合噪聲的結(jié)果。不出所料，圖16中A0上的噪聲大于A10上的噪聲。

圖16.建模返回路徑時(shí)的地址線噪聲耦合

即使在接近理想的返回路徑的情況下，耦合噪聲似乎也很高–接近390 mV！請(qǐng)記住，幅度和時(shí)間是耦合噪聲的重要考慮因素，而不僅僅是幅度本身。如果在采樣（定時(shí)）信號(hào)時(shí)沒有發(fā)生耦合噪聲，則不會(huì)產(chǎn)生任何影響。對(duì)于這樣的并行總線，在信號(hào)切換時(shí)由于串?dāng)_會(huì)產(chǎn)生大量噪聲是很常見的，因?yàn)樗行盘?hào)都一起切換。重要的一點(diǎn)是，在采樣信號(hào)時(shí)，噪聲已經(jīng)消失了，圖16并未對(duì)此進(jìn)行描述。

切換信號(hào)基準(zhǔn)電壓對(duì)A0的影響還不算太壞-設(shè)計(jì)具有足夠的裕度，這很重要。如果設(shè)計(jì)人員嚴(yán)格遵守DDR3設(shè)計(jì)的既定經(jīng)驗(yàn)法則，他們可能會(huì)增加額外的電阻器，并可能增加一個(gè)平面對(duì)（以提供額外的接地層）。這些更改實(shí)際上不是必需的，只會(huì)使產(chǎn)品成本增加而沒有任何實(shí)際好處。設(shè)計(jì)師如何知道他們可以做到這一點(diǎn)？我們不知道–也許他們使用了原型和實(shí)驗(yàn)室特性，并對(duì)其進(jìn)行了仔細(xì)的測(cè)試。具有功耗意識(shí)的建模和仿真表明，即使違反了既定的DDR設(shè)計(jì)指南，該設(shè)計(jì)也可以有足夠的余量。

當(dāng)然，我們知道，黑人從幾年前就開始工作了。但是，當(dāng)今的大批量，低成本設(shè)計(jì)存在相同的問題-制造成本至關(guān)重要，僅遵循傳統(tǒng)的經(jīng)驗(yàn)法則通常會(huì)導(dǎo)致設(shè)計(jì)過于昂貴而無(wú)法實(shí)現(xiàn)。因此，我們一直在努力展示現(xiàn)代分析工具如何幫助您確定在何處“違反規(guī)則”，何時(shí)何地以及如何進(jìn)行。

—Todd Westerhoff是MentorGraphics的電子板系統(tǒng)部分的高速和模擬/混合信號(hào)系統(tǒng)設(shè)計(jì)產(chǎn)品營(yíng)銷經(jīng)理。

編輯：hfy