芯原股份:集成電路產(chǎn)業(yè)升級(jí)催生輕設(shè)計(jì)模式

12月10日-12月11日，中國(guó)集成電路設(shè)計(jì)業(yè)2020年會(huì)暨重慶集成電路產(chǎn)業(yè)創(chuàng)新發(fā)展高峰論壇在重慶舉行。芯原股份創(chuàng)始人、董事長(zhǎng)兼總裁戴偉民發(fā)表主題為“芯火燎原，科創(chuàng)未來(lái)”的演講。

戴偉民表示，集成電路產(chǎn)業(yè)進(jìn)入輕設(shè)計(jì)模式。半導(dǎo)體產(chǎn)業(yè)發(fā)展到今天，每一個(gè)新的模式出現(xiàn)都與歷史背景和工業(yè)情況有關(guān)。全球半導(dǎo)體產(chǎn)業(yè)的三次轉(zhuǎn)移，從軍工主導(dǎo)的美國(guó)開(kāi)始，到日韓的家電IDM形式，再到中國(guó)臺(tái)灣的代工王朝，現(xiàn)在到更碎片化的中國(guó)大陸，這都是有原因的。

近年來(lái)，隨著半導(dǎo)體工藝的不斷下探，芯片上晶體管數(shù)量增長(zhǎng)的速度不斷超越人們的想象，并支撐了手機(jī)芯片性能的不斷升級(jí)。

在16nm工藝下，蘋(píng)果手機(jī)芯片的晶體管數(shù)目為33億個(gè)，在7nm工藝下為69億個(gè)，在5nm工藝時(shí)預(yù)計(jì)達(dá)100億個(gè)。單位面積下晶體管數(shù)量的快速上升促使晶體管的單位成本快速下降 ，蘋(píng)果公司芯片每晶體管的生產(chǎn)成本在16nm工藝下為4.98美元/10億個(gè)晶體管，在7nm工藝下僅為2.65美元/10億個(gè)晶體管。

與晶體管成本走勢(shì)恰好相反，芯片設(shè)計(jì)的成本正逐年攀升。戴偉民指出，以工藝制程處于主流應(yīng)用時(shí)期的設(shè)計(jì)成本為例，工藝節(jié)點(diǎn)為28nm時(shí)，單顆芯片設(shè)計(jì)成本約為0.41億美元，而工藝節(jié)點(diǎn)為 7nm時(shí)，設(shè)計(jì)成本則快速升至約2.22億美元。其中早期使用和成熟期使用的成本相差一倍以上，但成熟期的使用成本仍非常昂貴。

“三十年前，行業(yè)的固定成本（CaPex）問(wèn)題在臺(tái)積電主導(dǎo)的晶圓代工模式下迎刃而解。如今，行業(yè)面臨的營(yíng)業(yè)成本（OPex）問(wèn)題，正是芯原致力于解決的難題?！贝鱾ッ襁M(jìn)一步指出，“企業(yè)不需要把所有的IP大包大攬，只需要專注在核心的關(guān)鍵技術(shù)上。而一些通用的IP則可以交給芯原這樣的芯片設(shè)計(jì)服務(wù)公司。

“產(chǎn)業(yè)升級(jí)催生輕設(shè)計(jì)模式?！?/p>

戴偉民介紹，芯原目前擁有5大數(shù)字IP，包括GPU IP、NPU IP、VPU IP、DSP IP和ISP IP；共計(jì) 1400多個(gè)數(shù)?；旌螴P和射頻IP ，全球范圍內(nèi)擁有有效發(fā)明專利128項(xiàng)、商標(biāo)74項(xiàng)；在中國(guó)境內(nèi)登記集成電路布圖設(shè)計(jì)專有權(quán)132項(xiàng)、軟件著作權(quán)12項(xiàng)以及豐富的技術(shù)秘密儲(chǔ)備。

整體來(lái)看，盡管芯原IP銷售的“量”不是最多的，但“種類”已經(jīng)極為豐富，這完美的契合了芯粒（Chiplet）這種異構(gòu)集成的IP復(fù)用模式。

戴偉民認(rèn)為，先進(jìn)工藝中只有22nm、12nm和5nm這三個(gè)工藝節(jié)點(diǎn)是“長(zhǎng)命節(jié)點(diǎn)”，其他中間節(jié)點(diǎn)的“壽命”都比較短。而且，并非每種芯片都需要5nm這樣的尖端工藝，因?yàn)椴皇敲恳患夜径寄茇?fù)擔(dān)起5nm工藝的成本，于是Chiplet這種將不同工藝節(jié)點(diǎn)的die混封的新形態(tài)是未來(lái)芯片的重要趨勢(shì)之一。

據(jù)Omdia數(shù)據(jù)顯示，全球Chiplet處理器芯片市場(chǎng)規(guī)模預(yù)計(jì)到2024年達(dá)58億美元，而到2035年將是570億美元。

Chiplet源于Marvell創(chuàng)始人周秀文 （Sehat Sutardja）博士在ISSCC 2015上提出MoChi（Modular Chip，模塊化芯片）架構(gòu)的概念。MoChi是許多應(yīng)用的基準(zhǔn)架構(gòu)，包括物聯(lián)網(wǎng)、智能電視、智能手機(jī)、服務(wù)器、筆記本電腦、存儲(chǔ)設(shè)備等。

但目前的Chiplet由AMD領(lǐng)跑。AMD以實(shí)現(xiàn)性能、功耗和成本的平衡為目標(biāo)，推行Chiplet設(shè)計(jì)，并提出performance/W 和performance/$ 衡量標(biāo)準(zhǔn)。Chiplet具有成本效應(yīng)，但其造價(jià)隨著核數(shù)的下降而變緩，因此可能有一個(gè)價(jià)格的均衡點(diǎn)來(lái)判斷是否采用Chiplet。

戴偉民在演講中還特別強(qiáng)調(diào)了，封裝和接口對(duì)于Chiplet的重要性。臺(tái)積電的CoWoS技術(shù)和英特爾的Foveros 3D立體封裝技術(shù)都為Chiplet的發(fā)展奠定了基礎(chǔ)，目前已有的Chiplet封裝技術(shù)包括Organic Substrates、Passive Interposer （2.5D） 以及Silicon Bridges。另外還可以通過(guò)有源中介層集成很多有源器件，包括模擬電路、IO接口、各種接口的物理層、可擴(kuò)展的片上網(wǎng)絡(luò)等。

為了讓IP更具象、更靈活的被應(yīng)用在Chiplet里面，芯原提出了IP as a Chip（IaaC）的理念，旨在以Chiplet實(shí)現(xiàn)特殊功能IP從軟到硬的“即插即用” ，解決7nm、5nm及以下工藝中性能與成本的平衡，并降低較大規(guī)模芯片的設(shè)計(jì)時(shí)間和風(fēng)險(xiǎn)。

目前，芯原的5nm項(xiàng)目已經(jīng)取得初步成果，5nm FinFET芯片的設(shè)計(jì)研發(fā)已經(jīng)開(kāi)始，芯片設(shè)計(jì)中NPU IP的邏輯綜合已完成，初步仿真結(jié)果符合期望目標(biāo)。

“Chiplet帶來(lái)新的產(chǎn)業(yè)機(jī)會(huì)，”戴偉民總結(jié)道。芯片設(shè)計(jì)環(huán)節(jié)能夠降低大規(guī)模芯片設(shè)計(jì)的門(mén)檻；半導(dǎo)體IP授權(quán)商能升級(jí)為Chiplet供應(yīng)商，提升IP的價(jià)值且有效降低芯片客戶的設(shè)計(jì)成本；芯片制造與封裝環(huán)節(jié)能夠增設(shè)多芯片模塊（Multi-Chip Module，MCM）業(yè)務(wù)，Chiplet迭代周期遠(yuǎn)低于ASIC，可提升晶圓廠和封裝廠的產(chǎn)線利用率；標(biāo)準(zhǔn)與生態(tài)環(huán)節(jié)，則能夠建立起新的可互操作的組件、互連、協(xié)議和軟件生態(tài)系統(tǒng)。
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