如何生成實例化模板？

在ISE中，可以很方便地生成RTL模塊的實例化模板，Vivado其實也有這個功能，只是要通過Tcl命令實現(xiàn)，而且這個命令隱藏的比較深。以Vivado 2020.2為例，在菜單下選擇Tools，點擊其中的XHub Stores，確保Design Utilities被安裝，如下圖所示，因為這個命令就位于其中。

該命令要在Elaborated Design階段執(zhí)行，因此，要先打開ElaboratedDesign。該命令提供了多個選項，包括：

-verilog：生成Verilog模板

-vhdl：生成VHDL模板

-stub：生成實體部分

-template：生成端口映射部分

-cell：指定針對哪個單元生成實例化模板

我們看一下具體使用方法，以Vivado自帶的例子工程wavegen為例。打開Elaborated Design，執(zhí)行如下圖所示的4條腳本。

代碼第2行會生成如下圖所示內(nèi)容（-stub -verilog）：

代碼第3行會生成如下圖所示內(nèi)容（-template -verilog）：

代碼第4行會生成如下圖所示內(nèi)容（-template -vhdl）

代碼第5行會生成如下圖所示內(nèi)容（-stub -vhdl）

原文標題：如何生成實例化模板

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