紫光國芯：采用3D混合鍵合技術的異質集成嵌入式DRAM

近日，西安紫光國芯半導體有限公司（以下簡稱“紫光國芯”）在第63屆國際電子器件大會（IEDM 2020）上公開發(fā)表了技術論文——《采用3D混合鍵合技術具有34GB/s/1Gb帶寬和0.88pJ/b能效接口的異質集成嵌入式LPDDR4/LPDDR4X DRAM》（A Stacked Embedded DRAM Array for LPDDR4/4Xusing Hybrid Bonding 3D Integration with 34GB/s/1Gb 0.88pJ/b Logic-to-MemoryInterface）。該論文的發(fā)表，是紫光國芯在超高帶寬、超低功耗DRAM方向技術積累和持續(xù)創(chuàng)新的最新突破。

受限于傳統(tǒng)計算機體系的馮-諾依曼架構，存儲器帶寬與計算需求之間的鴻溝（即“存儲墻”問題）日益突出。采用硅通孔(TSV)技術的高帶寬存儲器(HBM)是業(yè)界給出的一個可選解決方案，但其每數(shù)據(jù)管腳的工作頻率仍然較高(約4Gbps)，存在功耗較大的缺點。比如HBM采用了x10um級微凸塊(Micro-Bump)堆疊DRAM，其數(shù)據(jù)IO數(shù)量有限且寄生電容和功耗較大，進而限制了帶寬的增加。 西安紫光國芯依托多年對存儲器和ASIC體系結構的深入研究，開發(fā)完成了異質集成嵌入式DRAM平臺（SeDRAM），提供了業(yè)界最高的單位帶寬和能效，并設計實現(xiàn)了完全兼容國際JEDEC標準的的4Gbit LPDDR4芯片。

圖1. SeDRAM技術流程示意圖 紫光國芯在論文中介紹了SeDRAM平臺的實現(xiàn)流程（如圖1）：首先，流片生產(chǎn)不同工藝下的DRAM存儲晶圓（DRAM Wafer）和搭載有外圍電路的邏輯晶圓（Logic Wafer），并通過平坦化、曝光和刻蝕等異質集成工藝，在兩張晶圓上分別制成用于后續(xù)步驟的接觸孔（LTVIA和LBVIA）；然后，將邏輯晶圓翻轉，通過 Cu-Cu 互連的方式，將兩張晶圓直接鍵合；最后，將邏輯晶圓減薄至約3um厚度，并從邏輯晶圓背面開口完成PAD制作。 相比于HBM的微凸塊(MicroBump)工藝，通過直接鍵合方式的異質集成工藝，接觸孔可達110,000個/mm2，實現(xiàn)了百倍量級的密度提升，而且連接電阻低至0.5歐姆。從而實現(xiàn)了從邏輯電路到存儲陣列之間每Gbit高達34GB/s的帶寬和0.88pJ/bit的能效。

圖2. 采用SeDRAM技術開發(fā)的4Gb LPDDR4產(chǎn)品的晶圓（左）和版圖（右） 紫光國芯開發(fā)的4Gbit LPDDR4是業(yè)內首款異質集成的標準接口DRAM產(chǎn)品（如圖2）。該產(chǎn)品為雙通道，數(shù)據(jù)位寬X16，在每顆芯片中集成超過64,000個異質集成接觸孔。在晶圓測試階段，該產(chǎn)品表現(xiàn)出優(yōu)異性能，讀取時間超過測試機臺能支持的最快時鐘周期0.56ns。在顆粒測試階段，該產(chǎn)品在包括高溫（95℃），高壓（VDD2=1.2v, VDD1=2v）以及低壓（VDD2=1.05v, VDD1=1.65v）在內的多個測試條件下，通過了業(yè)界最高水平4266Mbps數(shù)據(jù)率的測試。該產(chǎn)品在高溫測試條件下，保持時間達到96ms，與同等DRAM工藝下的傳統(tǒng)平面產(chǎn)品相比更具優(yōu)勢。

圖3. 4Gb LPDDR4產(chǎn)品的讀取時間測試結果（左）和數(shù)據(jù)保持時間測試結果（右） 感謝武漢新芯和臺灣力積電分別支持邏輯芯片及異質集成、和存儲芯片代工合作，論文得以在IEDM 2020順利發(fā)表，這是紫光國芯在超高帶寬、超低功耗DRAM方向技術積累和持續(xù)創(chuàng)新的最新突破。通過4Gbit LPDDR4產(chǎn)品的開發(fā)，SeDRAM平臺不僅為傳統(tǒng)DRAM產(chǎn)品的開發(fā)提供了新路徑，更為人工智能（AI）和高性能計算（HPC）等領域的高帶寬、高能效需求提供了有效解決方案。

原文標題：西安紫光國芯在IEDM 2020發(fā)表 異質集成嵌入式DRAM（SeDRAM）論文

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責任編輯：haq