【FPGA ZYNQ Ultrascale+ MPSOC教程】33.BRAM實(shí)現(xiàn)PS與PL交互

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適用于板卡型號(hào)：

AXU2CGA/AXU2CGB/AXU3EG/AXU4EV-E/AXU4EV-P/AXU5EV-E/AXU5EV-P /AXU9EG/AXU15EG

實(shí)驗(yàn)Vivado工程目錄為“bram_test /vivado”。

實(shí)驗(yàn)vitis工程目錄為“bram_test /vitis”。

有時(shí)CPU需要與PL進(jìn)行小批量的數(shù)據(jù)交換，可以通過(guò)BRAM模塊，也就是Block RAM實(shí)現(xiàn)此要求。本章通過(guò)Zynq的GP Master接口讀寫PL端的BRAM，實(shí)現(xiàn)與PL的交互。在本實(shí)驗(yàn)中加入了自定義的FPGA程序，并利用AXI4總線進(jìn)行配置，通知其何時(shí)讀寫B(tài)RAM。

以下為本實(shí)驗(yàn)原理圖，CPU通過(guò)AXI BRAM Controller讀取BRAM數(shù)據(jù)，CPU僅配置自定義的PL BRAM Controller的寄存器，不通過(guò)它讀寫數(shù)據(jù)。

FPGA工程師工作內(nèi)容

以下為FPGA工程師負(fù)責(zé)內(nèi)容。

1. 硬件環(huán)境搭建

以“ps_hello”為基礎(chǔ)，另存為一份工程，并配置打開(kāi)ZYNQ的中斷

1）首先添加AXI BRAM Controller模塊，用于PS端控制BRAM，雙擊打開(kāi)配置，連接AXI總線，可用于讀寫B(tài)RAM模塊，AXI模式設(shè)置為AXI4，數(shù)據(jù)寬度設(shè)置為32位，memory depth不在這里設(shè)置，需要在Address Editor里設(shè)置。BRAM端口數(shù)量設(shè)置為1個(gè)，用于連接雙口RAM的PORTA。不使能ECC功能。

由于AXI4總線為字節(jié)詢址，BRAM數(shù)據(jù)寬度設(shè)置也是32位，同樣都是32位數(shù)據(jù)寬度，因此在映射到BRAM地址時(shí)，需要按4字節(jié)詢址，即去掉最后兩位，下圖為BRAM控制器與BRAM的映射關(guān)系。

2）添加BRAM模塊，BRAM設(shè)置如下，有兩種模式選擇，standalon模式，此模式可以自由配置RAM的數(shù)據(jù)寬度和深度。BRAM Controller模式，此模式下地址線和數(shù)據(jù)端口默認(rèn)為32位，本實(shí)驗(yàn)因?yàn)橛玫搅薆RAM控制器，因此選擇BRAM Controller模式。Memory類型選擇雙口RAM，一端連BRAM控制器，一端連PL RAM控制器。

3） 添加自定義的PL RAM控制器pl_ram_ctrl，功能很簡(jiǎn)單，start信號(hào)有效后開(kāi)始讀取BRAM的數(shù)據(jù)，可通過(guò)ILA邏輯分析儀觀察讀取的數(shù)據(jù)，PL RAM控制器讀BRAM結(jié)束后，開(kāi)始向BRAM寫數(shù)據(jù)，寫完數(shù)據(jù)使能intr信號(hào)，即中斷信號(hào)，CPU即可讀取BRAM的數(shù)據(jù)。將PL控制器信號(hào)與BRAM的PORTB連接。自定義IP在ip_repo文件夾中。

如果想添加自定義IP到IP庫(kù)中，點(diǎn)擊IP Catalog，在Vivado Repository右鍵點(diǎn)擊Add Repository

找到自定義IP所在文件夾，點(diǎn)擊Select

跳出窗口，選擇IP，點(diǎn)擊OK

即可看到，出現(xiàn)了剛添加的IP

4）連接AXI BRAM Controller的BRAM_PORTA到BRAM的PORTA，連接pl_bram_ctrl的BRAM_PORT到BRAM的PORTB。連接pl_bram_ctrl模塊的中斷信號(hào)intr到ZYNQ的中斷口。并點(diǎn)擊自動(dòng)連接

5）在Address Editor里選擇BRAM詢址大小，如設(shè)置4K空間，即可詢址BRAM空間為1K深度。

Block Design添加邏輯分析儀方法

1）再介紹一種添加邏輯分析儀的方法，選中BRAM_PORT總線和intr中斷，右鍵選擇Debug

2）可以看到總線上多了小昆蟲(chóng)，點(diǎn)擊Run Connection Automation，自動(dòng)連接

自動(dòng)添加了一個(gè)ILA模塊，并且有一個(gè)總線接口，一個(gè)信號(hào)接口

3）保存設(shè)計(jì)，之后點(diǎn)擊Generate Bitsream生成bit文件，并導(dǎo)出Hardware信息。

軟件工程師工作內(nèi)容

以下為軟件工程師負(fù)責(zé)內(nèi)容。

2. Vitis程序開(kāi)發(fā)

1）程序設(shè)計(jì)流程為：輸入起始地址和長(zhǎng)度CPU通過(guò)BRAM控制器寫入BRAM數(shù)據(jù)通知PL控制器讀取BRAM數(shù)據(jù)PL內(nèi)部讀完后向相同位置寫入數(shù)據(jù)，初始數(shù)據(jù)由CPU告知寫完后使能write_end信號(hào)，觸發(fā)GPIO中斷中斷讀取BRAM數(shù)據(jù)，打印顯示

2）進(jìn)入Vitis后，在Vitis下新建項(xiàng)目，已經(jīng)準(zhǔn)備好程序。程序也比較簡(jiǎn)單，首先中斷設(shè)置

3）While語(yǔ)句中需要輸入起始地址和長(zhǎng)度，之后調(diào)用bram_write函數(shù)

4）在bram_read_write();函數(shù)里先通過(guò)BRAM控制器寫入數(shù)據(jù)，數(shù)據(jù)初值為TEST_START_VAL，之后配置PL RAM控制器參數(shù)，有長(zhǎng)度，起始地址，初始數(shù)據(jù)，以及開(kāi)始信號(hào)。并在函數(shù)中判斷測(cè)試長(zhǎng)度是否超出BRAM控制器地址范圍，如果超出，會(huì)報(bào)錯(cuò)，需要重新輸入地址和長(zhǎng)度。

5）中斷服務(wù)程序中，BRAM控制器讀取BRAM的數(shù)據(jù)，并打印

3. 實(shí)驗(yàn)現(xiàn)象

1）打開(kāi)串口

2）通過(guò)Run Configurations下載程序

3）打開(kāi)Vivado的Hardware Manager（與PL端聯(lián)合調(diào)試），設(shè)置將intr中斷信號(hào)作為觸發(fā)信號(hào)，選擇上升沿觸發(fā)，點(diǎn)擊開(kāi)始按鈕，可以看到hw_ila_1變成了Waiting for trigger狀態(tài)

4）在串口軟件中，輸入起始地址，由于BRAM詢址為1K，那么可以設(shè)置為0~1023，長(zhǎng)度設(shè)置為1~1024，注意起始地址+長(zhǎng)度不要超過(guò)1024，因?yàn)槌隽嗽冎房臻g。

5）輸入的數(shù)據(jù)為十進(jìn)制數(shù)，輸入結(jié)束按回車

6）打開(kāi)ILA邏輯分析儀，可以看到已經(jīng)觸發(fā)，首先是PL控制器從BRAM讀數(shù)據(jù)，之后是寫數(shù)據(jù)，可以看到紅色為PL讀出的BRAM數(shù)據(jù)，正是CPU寫入的數(shù)據(jù)，從12開(kāi)始，共10個(gè)數(shù)據(jù)，PL寫入的數(shù)據(jù)為黃色部分從1開(kāi)始，共10個(gè)數(shù)據(jù)，正與上圖CPU讀BRAM的數(shù)據(jù)相符。

同樣也能看到中斷信號(hào)的狀態(tài)

7）如果超出范圍，打印錯(cuò)誤信息，需要重新輸入有效信息

4. 本章小結(jié)

以上就是PS與PL通過(guò)BRAM實(shí)現(xiàn)低帶寬數(shù)據(jù)交互的實(shí)驗(yàn)，兩者通過(guò)GP口進(jìn)行數(shù)據(jù)互連，可以實(shí)現(xiàn)小批量的數(shù)據(jù)交互。

知識(shí)點(diǎn)為邏輯分析儀的使用，中斷的使用，自定義IP等。