基于CPLD芯片EPM7128S實現(xiàn)四倍頻電路的設(shè)計方案

作者：金鋒 ， 盧楊 ，王 文松 ， 張玉平

給出一種新的光柵位移傳感器的四倍頻細(xì)分電路設(shè)計方法。采用可編程邏輯器件（CPLD）設(shè)計了一種全新的細(xì)分模塊，利用Verilog HDL語言編寫四倍頻細(xì)分、辨向及計數(shù)模塊程序，并進(jìn)行了仿真。仿真結(jié)果表明，與傳統(tǒng)方法相比，新型的設(shè)計方法開發(fā)周期短，集成度高，模塊化，且修改簡單容易．

光柵位移傳感器是基于莫爾條紋測量的一種傳感器，要提高其測量分辨率，對光柵輸出信號進(jìn)行細(xì)分處理是必要環(huán)節(jié)．在實際應(yīng)用中，通常采用四倍頻的方法提高定位精度．四倍頻電路與判向電路設(shè)計為一個整體，稱為四倍頻及判向電路。能夠?qū)崿F(xiàn)四倍頻的電路結(jié)構(gòu)很多，但在應(yīng)用中發(fā)現(xiàn)，由于某些四倍頻電路的精度或穩(wěn)定性不高，使傳感器整體性能下降．作者在分析幾種常見四倍頻電路的基礎(chǔ)上，針對不同的應(yīng)用，設(shè)計了兩種不同的四倍頻電路實現(xiàn)方案，并對這兩種方案的結(jié)構(gòu)和使用方法進(jìn)行了比較和仿真．

1 四倍頻電路設(shè)計原理

光柵傳感器輸出兩路相位相差為90的方波信號A和B.如圖l所示，用A，B兩相信號的脈沖數(shù)表示光柵走過的位移量，標(biāo)志光柵分正向與反向移動．四倍頻后的信號，經(jīng)計數(shù)器計數(shù)后轉(zhuǎn)化為相對位置。計數(shù)過程一般有兩種實現(xiàn)方法：一是由微處理器內(nèi)部定時計數(shù)器實現(xiàn)計數(shù)；二是由可逆計數(shù)器實現(xiàn)對正反向脈沖的計數(shù)．

光柵信號A，B有以下關(guān)系．

①當(dāng)光柵正向移動時，光柵輸出的A相信號的相位超前B相90，則在一個周期內(nèi)，兩相信號共有4次相對變化：00→10→11→01→00．這樣，如果每發(fā)生一次變化，可逆計數(shù)器便實現(xiàn)一次加計數(shù)，一個周期內(nèi)共可實現(xiàn)4次加計數(shù)，從而實現(xiàn)正轉(zhuǎn)狀態(tài)的四倍頻計數(shù)．

②當(dāng)光柵反向移動時，光柵輸出的A相信號的相位滯后于B相信號90，則一個周期內(nèi)兩相信號也有4次相對變化：00→01→11→10→00．同理，如果每發(fā)生一次變化，可逆計數(shù)器便實現(xiàn)一次減計數(shù)，在一個周期內(nèi)，共可實現(xiàn)4次減計數(shù)，就實現(xiàn)了反轉(zhuǎn)

狀態(tài)的四倍頻計數(shù)．

③當(dāng)線路受到干擾或出現(xiàn)故障時，可能出現(xiàn)其他狀態(tài)轉(zhuǎn)換過程，此時計數(shù)器不進(jìn)行計數(shù)操作．

綜合上述分析，可以作出處理模塊狀態(tài)轉(zhuǎn)換圖（見圖2），其中“+”、“-”分別表示計數(shù)器加／減1，“0”表示計數(shù)器不動作．

2 傳統(tǒng)模擬細(xì)分電路

傳統(tǒng)的倍頻計數(shù)電路如圖3所示，它由光柵信號檢測電路，辨向細(xì)分電路，位置計數(shù)電路3部分組成．光柵信號檢測電路由光敏三極管和比較器LM339組成．來自光柵的莫爾條紋照射到光敏三極管Ta和Tb上，它們輸出的電信號加到LM339的2個比較器的正輸入端上，從LM339輸出電壓信號Ua，Ub整形后送到辨向電路中．芯片7495的數(shù)據(jù)輸入端Dl接收Ua，D0接收Ub，接收脈沖由單片機(jī)的ALE端提供．然后信號經(jīng)過與門Y1，Y2和或門E1，E2，E3組成的電路后，送到由2片74193串聯(lián)組成的8位計數(shù)器．單片機(jī)通過P1口接收74193輸出的8位數(shù)據(jù)，從而得到光柵的位置．

采用上述設(shè)計方案，往往需要增加較多的可編程計數(shù)器，電路元器件眾多、結(jié)構(gòu)復(fù)雜、功耗增加、穩(wěn)定性下降．

3 基于CPLD實現(xiàn)的光柵四細(xì)分、辨向電路及計數(shù)器的設(shè)計

采用CPLD實現(xiàn)光柵傳感器信號的處理示意圖如圖4所示，即將圖3中3個部分的模擬邏輯電路全部集成在一片CPLD芯片中，實現(xiàn)高集成化。由于工作現(xiàn)場的干擾信號使得光柵尺輸出波形失真，所以將脈沖信號通過40106施密特觸發(fā)器及RC濾波整形后再送入CPLD，由CPLD對脈沖信號計數(shù)和判向，并將數(shù)據(jù)送入內(nèi)部寄存器．

3．1 CPLD芯片的選擇

CPLD芯片選用ALTERA公司的MAX7000系列產(chǎn)品EPM7128S，該芯片具有高阻抗、電可擦、在系統(tǒng)編程等特點，可用門單元為2 500個，管腳間最大延遲為5μs工作電壓為+5 V.仿真平臺采用ALTERA公司的QUARTUSⅡ進(jìn)行開發(fā)設(shè)計．

3．2 四細(xì)分與辨向電路

四細(xì)分與辨向模塊邏輯電路如圖5所示，采用10MB晶振產(chǎn)生全局時鐘CLK，假設(shè)信號A超前于B時代表指示光柵朝某一方向移動，A滯后于B時表示光柵的反方向移動．A，B信號分別經(jīng)第一級D觸發(fā)器后變?yōu)锳＇，B＇信號，再經(jīng)過第二級D觸發(fā)器后變?yōu)锳″，B″信號．D觸發(fā)器對信號進(jìn)行整形，消除了輸入信號中的尖脈沖影響，在后續(xù)倍頻電路中不再使用原始信號A，B，因而提高了系統(tǒng)的抗干擾性能．在四倍頻辨向電路中，采用組合時序邏輯器件對A＇A″，B＇B″信號進(jìn)行邏輯組合得到兩路輸出脈沖：當(dāng)A超前于B時，ADD為加計數(shù)脈沖，MIMUS保持高電平；反之，當(dāng)A滯后于B時，ADD保持高電平，MINUS為減計數(shù)脈沖．

對比圖5和圖2可以看出，新型設(shè)計方法使用的器件數(shù)較傳統(tǒng)方法大大減少，所以模塊功耗顯著降低。系統(tǒng)布線在芯片內(nèi)部實現(xiàn)，抗干擾性強(qiáng)。由于采用的是可編程邏輯器件，對于系統(tǒng)的修改和升級只需要修改相關(guān)的程序語句即可，不用重新設(shè)計硬件電路和制作印刷電路板，使得系統(tǒng)的升級和維護(hù)的便捷性大大提高。

4 四倍頻細(xì)分電路模塊的仿真

根據(jù)圖2所示的狀態(tài)轉(zhuǎn)換圖，利用硬件描述語言Verilog HDL描述該電路功能，編程思想為將A，B某一時刻的信號值的狀態(tài)合并為狀態(tài)的判斷標(biāo)志state，并放入寄存器prestate．當(dāng)A，B任一狀態(tài)發(fā)生變化時，state值即發(fā)生改變，將此時的state值與上一時刻的prestate進(jìn)行比較，則能根據(jù)A，B兩個脈沖的狀態(tài)相對變化確定計數(shù)值db的加減，得出計數(shù)器輸出值的加減標(biāo)志．

仿真結(jié)果如圖6所示．當(dāng)信號A上跳沿超前于B時，計數(shù)值db進(jìn)行正向計數(shù)；當(dāng)A上跳沿滯后于B時，計數(shù)值db進(jìn)行反向計數(shù)．即db將細(xì)分、辨向、計數(shù)集于一身，較好地實現(xiàn)了光柵細(xì)分功能．

比較圖3和圖5可以看出，用FPGA設(shè)計信號處理模塊，設(shè)計過程和電路結(jié)構(gòu)更加簡潔。另外，在應(yīng)用中需注意FPGA時鐘周期應(yīng)小于光柵信號脈沖的1／4.

5 結(jié)論

①新型設(shè)計方法結(jié)構(gòu)簡單，集成度高，比傳統(tǒng)設(shè)計方法所用器件數(shù)大大減少．

②集成化設(shè)計使系統(tǒng)功耗降低，抗干擾性增強(qiáng)．

③用Verilog HDL設(shè)計電路，改變電路結(jié)構(gòu)只需修改程序即可，且系統(tǒng)維護(hù)和升級的便捷性提高．

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