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如何通過自動化腳本實(shí)現(xiàn)Questasim和Verdi的聯(lián)合仿真

FPGA之家 ? 來源:芯設(shè)計(jì) ? 作者:芯設(shè)計(jì) ? 2021-06-13 17:00 ? 次閱讀

Verdi是用來仿真以及debug波形的工具,但它不能夠用來編譯verilog和systemverilog文件,所以需要借助第三方EDA工具去做編譯的工作。

這里主要分享一下使用questasim和verdi的聯(lián)合仿真。

由于verdi工具支持FSDB格式的波形文件,所以在仿真時要把文件的信號轉(zhuǎn)存到FSDB格式的波形文件中,這里需要借助一個共享的庫文件:novas_fli.so.它通常位于目錄:

《VERDI_HOME》/share/PLI/MODELSIM/${PLATFORM}。

首先需要把上面的庫文件路徑添加到系統(tǒng)的環(huán)境變量LD_LIBRARY_PATH 中,如下:

setenv LD_LIBRARY_PATH ${VERDI_HOME}/share/PLI/MODELSIM/${PLATFORM}:$LD_LIBRARY_PATH

然后在仿真的時候,命令行中添加如下:

vsim -pli novas_fli.so work.test do dump_fsdb_questa.tcl +fsdb+autofluash

dump_fsdb_questa.tcl的內(nèi)容如下:

fsdbDumpfile “test.fsdb”fsdbDumpvars 0 “test”run

02

舉例說明

比如要驗(yàn)證一個簡單的全加器,其Makefile的自動化腳本如下:

bafd40c0-c5fc-11eb-9e57-12bb97331649.png

在dump_fsdb_questa.tcl的內(nèi)容如下:

bb104df0-c5fc-11eb-9e57-12bb97331649.png

在terminal中輸入下面指令(運(yùn)行編譯和仿真):

make all

編譯仿真通過后,會在在當(dāng)前的工作目錄中生成:TESTCASE01.fsdb文件。

之后在terminal中輸入下面指令(打開波形文件):

make run_verdi

本篇文章主要分享了如何通過自動化腳本的方式實(shí)現(xiàn)Questasim和Verdi的聯(lián)合仿真教程。

原文標(biāo)題:Questasim和Verdi的聯(lián)合仿真教程

文章出處:【微信公眾號:FPGA之家】歡迎添加關(guān)注!文章轉(zhuǎn)載請注明出處。

責(zé)任編輯:haq

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原文標(biāo)題:Questasim和Verdi的聯(lián)合仿真教程

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