深入介紹晶圓代工巨頭臺積電的先進(jìn)封裝

最近，關(guān)于臺積電的先進(jìn)封裝有很多討論，讓我們透過他們的財(cái)報(bào)和最新的技術(shù)峰會來對這家晶圓代工巨頭的封裝進(jìn)行深入的介紹。

資料顯示，在張忠謀于2011年重返公司之后，就下定決定要做先進(jìn)封裝。而1994年加入公司的余振華就是臺積電這個“秘密”項(xiàng)目的帶頭人。CoWoS技術(shù)則是臺積電在這個領(lǐng)域的小試牛刀。他們這個技術(shù)首先在Xilinx的FPGA上做了實(shí)現(xiàn)，而基于此衍生的InFO封裝則在蘋果處理器上大放異彩，并從此讓臺積電的封裝名揚(yáng)天下。

臺積電先進(jìn)封裝技術(shù)科普

據(jù)Semiwiki報(bào)道，去年，臺積電將他們的 2.5D 和 3D 封裝產(chǎn)品合并為一個單一的、全面的品牌3DFabric。

其中，2.5D封裝技術(shù)CoWoS可分為 CoWoS 和 InFO 系列。首先看CoWoS技術(shù)，可以分為以下幾種：

1、CoWoS-S

用于die到die再分布層 （redistribution layer：RDL） 連接的帶有硅中介層的“傳統(tǒng)”基板上晶圓上芯片（chip-on-wafer-on-substrate with silicon interposer ）正在慶祝其大批量制造的第 10 年。

2、CoWoS-R

CoWoS-R 選項(xiàng)用有機(jī)基板中介層取代了跨越 2.5D die放置區(qū)域范圍的（昂貴的）硅中介層。CoWoS-R 的折衷是 RDL 互連的線間距較小——例如，與 CoWoS-S 的亞微米間距相比，有機(jī)上的間距為 4 微米。

3、CoWoS-L

在硅 –S 和有機(jī) –R 中介層選項(xiàng)之間，TSMC CoWoS 系列包括一個更新的產(chǎn)品，具有用于相鄰die邊緣之間（超短距離）互連的“本地”硅橋。這些硅片嵌入有機(jī)基板中，提供高密度 USR 連接（具有緊密的 L/S 間距）以及有機(jī)基板上（厚）導(dǎo)線和平面的互連和功率分配功能。

請注意，CoWoS 被指定為“chip last”組裝流程，芯片連接到制造的中介層。

再看2.5D封裝技術(shù)InFO。

據(jù)介紹，InFO 在載體上使用（單個或多個）裸片，隨后將這些裸片嵌入molding compound的重構(gòu)晶圓中。隨后在晶圓上制造 RDL 互連和介電層，這是“chip first”的工藝流程。單die InFO 提供了高凸點(diǎn)數(shù)選項(xiàng)，RDL 線從芯片區(qū)域向外延伸——即“扇出”拓?fù)?。如下圖所示，多die InFO 技術(shù)選項(xiàng)包括：

InFO-PoP：“package-on-package”InFO-oS：“InFO assembly-on-substrate”

臺積電的3D封裝技術(shù)則是SoIC。

據(jù)臺積電介紹，公司的3D 封裝與 SoIC 平臺相關(guān)聯(lián)，該平臺使用堆疊芯片和直接焊盤鍵合，面對面或面對背方向 -表示為 SoIC 晶圓上芯片（chip on wafer）。硅通孔 （TSV） 通過 3D 堆棧中的die提供連接。

SoIC 開發(fā)路線圖如下所示——例如，N7-on-N7 芯片配置將在 21 年第四季度獲得認(rèn)證。

臺積電對先進(jìn)封裝的看法

據(jù)臺積電介紹，晶圓級系統(tǒng)整合技術(shù)（WLSI）在日益復(fù)雜的應(yīng)用領(lǐng)域中藉由混合與匹配不同平臺而迅速發(fā)展。這些包含在晶圓級系統(tǒng)整合范圍內(nèi)的技術(shù)被命名為3DFabric，因?yàn)樗軌驅(qū)崿F(xiàn)精細(xì)間距的芯片到芯片連接，以及利用現(xiàn)有晶圓制程的統(tǒng)合制造理念。

在3DFabric下，先嵌入芯片再做導(dǎo)線互連的所有制程都稱為整合型扇出（InFO）。而先做線路重布層（RDL），然后再將芯片嵌入預(yù)制的RDL上就稱為CoWoS（Chip-on-Wafer-on-Substrate）。這個新的命名系統(tǒng)真實(shí)反映了制程的本質(zhì)并指向?qū)淼募夹g(shù)推進(jìn)軌跡。與同級制程系統(tǒng)整合芯片（System on Integrated Chips， SoIC）、SoW（System on Wafer）和SoIS（System on Integrated Substrate）結(jié)合在一起，它們形成了通用的晶圓級系統(tǒng)整合技術(shù)家族，將推動產(chǎn)業(yè)界在面對更具挑戰(zhàn)和多樣化的運(yùn)算系統(tǒng)整合需求下，滿足未來的系統(tǒng)級微縮需求。

臺積電進(jìn)一步指出，系統(tǒng)整合芯片（TSMC-SoIC）是創(chuàng)新的晶圓級前段三維芯片（3DIC）堆棧平臺，具有卓越的接合密度、互連頻寬、功耗效率和薄形輪廓，可透過系統(tǒng)級微縮來延續(xù)摩爾定律，具有持續(xù)性的效能提升和成本優(yōu)勢。系統(tǒng)整合芯片接下來可以使用傳統(tǒng)封裝或臺積公司新的3DFabric技術(shù)。

例如，CoWoS或整合型扇出來做封裝，支援下一代高效能運(yùn)算（HPC）、人工智能（AI）和行動應(yīng)用產(chǎn)品。目前臺積公司已使用微米級接合間距制程完成了芯片對晶圓（Chip on Wafer， CoW）和晶圓對晶圓（Wafer on Wafer， WoW）堆棧制程的驗(yàn)證，具有令人滿意的電性良率和可靠性結(jié)果。

臺積公司將繼續(xù)追求系統(tǒng)整合芯片技術(shù)的微縮，以與臺積公司先進(jìn)的硅技術(shù)保持一致，進(jìn)一步提高晶體管密度、系統(tǒng)功耗、性能和面積（Power， Performance， Area，PPA）與成本競爭力。

在臺積電看來，智能產(chǎn)品應(yīng)用的2.5D領(lǐng)先技術(shù)。此技術(shù)具有一個大型的硅中介層，該中介層具有次微米級的繞線層和整合電容（integrated capacitors， iCap），因此可以在其上面放置系統(tǒng)單芯片（SoC）和高頻寬存儲器（HBM）等各種小芯片。正在開發(fā)的第五代CoWoS具有創(chuàng)紀(jì)錄的硅中介層面積，高達(dá)2，400平方毫米，相當(dāng)于三個全光罩（full-reticle）尺寸。此技術(shù)預(yù)計(jì)于2021年上半年完成驗(yàn)證。

他們表示，2020年，臺積公司持續(xù)領(lǐng)先全球大量生產(chǎn)第五代整合型扇出層疊封裝技術(shù)（InFO-PoP Gen-5）以支援行動應(yīng)用，并大量生產(chǎn)第二代整合型扇出暨基板封裝技術(shù)（InFO-oS Gen-2）支援高效能運(yùn)算晶粒分割的應(yīng)用。

第六代InFO-PoP已成功通過認(rèn)證支援行動應(yīng)用和增強(qiáng)散熱性能。如期開發(fā)完成的第三代InFO-oS提供了更多的芯片分割，整合于更大的封裝尺寸和更高的頻寬。為了滿足HPC應(yīng)用的需求，臺積公司開發(fā)了超高頻寬整合型扇出暨局部硅互連技術(shù)（InFO Local Silicon Interconnect， InFO_LSI），其中系統(tǒng)單芯片小芯片（Chiplet）藉由超高密度局部硅互連（LSI）整合到三維InFO封裝中。無基板InFO使用多芯片異質(zhì)整合與更細(xì)間距的芯片到芯片互連技術(shù)，已成功完成驗(yàn)證以滿足消費(fèi)性電子產(chǎn)品的應(yīng)用。

最新一代整合式被動元件技術(shù)（Integrated Passive Device， IPD）提供高密度電容器和低有效串聯(lián)電感（Effective Series Inductance， ESL）以增強(qiáng)電性，并已在InFO-PoP上通過認(rèn)證。AI與5G行動應(yīng)用將受惠于此增強(qiáng)的InFO-PoP技術(shù)。最新一代IPD預(yù)計(jì)于2021開始大量生產(chǎn)。

臺積電先進(jìn)封裝的新進(jìn)展

在臺積電的最新技術(shù)研討會上，公司發(fā)布了在封裝方面的一些新進(jìn)展。

1、最大封裝尺寸和 RDL 增強(qiáng)

對集成到單個封裝中的大量 2.5D 裸片的需求推動了對更大面積的 RDL 制造的需求，無論是在中介層還是重組晶圓上。臺積電繼續(xù)將互連的“拼接”擴(kuò)展到超過單次曝光最大光罩尺寸。同樣，需要額外的 RDL 層（具有激進(jìn)的線距）。

更大封裝尺寸和 RDL 層的路線圖包括：

CoWoS-S：3X 標(biāo)線（2021 年認(rèn)證）；

CoWoS-R：45X 掩模版（2022 年為 3X），有機(jī)基板上的 4 個 RDL 層（W/S：2um/2um），使用 SoC + 2 HBM2 die堆棧進(jìn)行可靠性認(rèn)證；

CoWoS-L：1.5X 掩模版尺寸的可靠性評估測試工具，在 1 個 SoC 和 4 個 HBM2 芯片堆棧之間有 4 個本地互連橋；

InFO_oS：5X 掩模版（51mm x 42mm，在 110mm x 110mm 封裝上），5 個 RDL 層（W/S：2um/2um），目前在可靠性評估中；

下圖說明了一種潛在的 InFO_oS 配置，其中邏輯芯片被 I/O SerDes 小芯片包圍，以支持高速/高基數(shù)網(wǎng)絡(luò)交換機(jī)。

2、InFO_B（底部）

上面顯示的 InFO_PoP 配置描述了一個 InFO 組件，其頂部連接了一個 DRAM 模塊，在 DRAM 和 RDL 互連層之間有過孔。

TSMC 正在更改此 InFO_PoP 產(chǎn)品，以使 （LPDDR DRAM） 封裝組裝能夠在外部合同制造商/OSAT 上完成，InFO_B 表示一個選項(xiàng)，如下所示。

相應(yīng)地，臺積電將“開放創(chuàng)新平臺”擴(kuò)展到包括符合 InFO_B 總裝條件的 3DFabric 合作伙伴。（目前，3DFabric 合作公司有：Amkor Technology、ASE Group、Integrated Service Technology、SK Hynix。）

3、CoWoS-S“標(biāo)準(zhǔn)架構(gòu)”（STAR）

CoWoS-S 的流行設(shè)計(jì)實(shí)現(xiàn)是將單個 SoC 與多個高帶寬存儲器 （HBM） die堆棧集成。邏輯芯片和 HBM2E（第二代）堆棧之間的數(shù)據(jù)總線寬度非常大，即 1024 位。

通過 RDL 將 HBM堆棧連接到 SoC 的路由和信號完整性挑戰(zhàn)是相當(dāng)大的。TSMC 正在為系統(tǒng)公司提供多種標(biāo)準(zhǔn) CoWoS-S 設(shè)計(jì)配置，以加快工程開發(fā)和電氣分析進(jìn)度。下圖說明了一些不同的 CoWoS-S 選項(xiàng)，范圍從 2 到 6 個 HBM2E 堆棧。

臺積電預(yù)計(jì) 2021 年這些標(biāo)準(zhǔn)設(shè)計(jì)實(shí)施的采用率會很高。

4、新TIM材料

熱界面材料 （hermal interface material：TIM） 薄膜通常包含在高級封裝中，以幫助降低從有源die到周圍環(huán)境的總熱阻。（對于非常高功率的器件，通常應(yīng)用兩層 TIM 材料層——die和封裝蓋之間的內(nèi)層以及封裝和散熱器之間的一層。）

對應(yīng)于更大封裝配置的功耗增加，臺積電先進(jìn)封裝研發(fā)團(tuán)隊(duì)正在尋求新的內(nèi)部 TIM 材料選項(xiàng)，如下所示。

5、先進(jìn)封裝（AP）制造能力擴(kuò)張

預(yù)計(jì) 3DFabric 封裝的完整補(bǔ)充將越來越多地采用，臺積電正在大力投資擴(kuò)大先進(jìn)封裝 （AP） 制造能力，如下圖所示。

聲明

來源：半導(dǎo)體行業(yè)觀察

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編輯：jq