如何在VScode中自動生成Verilog仿真文件

一、實現(xiàn)功能

1、可以自動創(chuàng)建文件夾

2、根據(jù)Verilog文件自動生成測試文件模板（TB文件名字是）

3、自動打開生成的文件

4、自動調(diào)取modelsim仿真（后續(xù)添加）

二、基本介紹

使用語言：python

環(huán)境：win10/python3.7（需要chardet，代碼中有注釋）

運行軟件：Vscode/IDLE （Python 3.7 64-bit）（目前這個腳本還沒有封裝成插件）

調(diào)試最方便的就是在VScode里面安裝python的插件

三、python代碼

3.1 提取Verilog文件關(guān)鍵字的代碼

##------------------------------------------------------------------------------------------------##--##-- Coding： UTF-8##-- @File ： vTbgenerator.py##-- @Version ： 1.0##-- @Author ： AriesOpenFPGA##-- @Email ： 2577802337@qq.com##-- @License ： （C）Copyright 2019-2021，AriesOpenFPGA##-- @Time ： 2021/01/25 2118##-- Description：##--##------------------------------------------------------------------------------------------------

import reimport sysimport chardet #請大家尤其注意此處，調(diào)用這個是需要下載另外一個文件的 #如果找不到，可以找群主要（Python Universal Character Encoding Detector）import osimport time

def delComment（ Text ）： “”“ removed comment ”“” single_line_comment = re.compile（r“//（.*）$”， re.MULTILINE）# （.*） 代表匹配除換行符之外的所有字符re.MULTILINE變成每行開始和結(jié)束 multi_line_comment = re.compile（r“/*（.*？）*/”，re.DOTALL）# （.*？）后面多個問號，代表非貪婪模式，也就是說只匹配符合條件的最少字符 Text = multi_line_comment.sub（‘

’，Text） # re.DOTALL表示多行匹配 Text = single_line_comment.sub（‘

’，Text） return Text

def delBlock（ Text ） ： “”“ removed task and function block ”“” Text = re.sub（r‘WtaskW［Ww］*？WendtaskW’，‘

’，Text） #re.sub表示替換‘s+’表示空格 Text = re.sub（r‘WfunctionW［Ww］*？WendfunctionW’，‘

’，Text） #pattern = re.compile（r‘（［a-z］+） （［a-z］+）’， re.I） re.I表示忽略大小寫 return Text #w匹配包括下劃線的任何單詞字符。等價于‘［A-Za-z0-9_］’ #W匹配任何非單詞字符。等價于 ‘［^A-Za-z0-9_］’。

def findName（inText）： “”“ find module name and port list”“” p = re.search（r‘（［a-zA-Z_］［a-zA-Z_0-9］*）s*’，inText） mo_Name = p.group（0）.strip（）#去除group（0）的首尾空格 return mo_Name

def paraDeclare（inText ，portArr） ： “”“ find parameter declare ”“” pat = r‘s’+ portArr + r‘s［wW］*？［;，）］’# s匹配任何空白字符，包括空格、制表符、換頁符等等。等價于 ［ f

v］。 ParaList = re.findall（pat ，inText）

return ParaList

def portDeclare（inText ，portArr） ： “”“find port declare， Syntax： input ［ net_type ］ ［ signed ］ ［ range ］ list_of_port_identifiers

return list as ： （port， ［range］） ”“” port_definition = re.compile（ r‘’ + portArr + r‘’‘ （s+（wire|reg）s+）* （s*signeds+）* （s*［.*？：.*？］s*）* （？P《port_list》.*？） （？= input | output | inout | ; | ） ） ’‘’， re.VERBOSE|re.MULTILINE|re.DOTALL ）

pList = port_definition.findall（inText）

t = ［］ for ls in pList： if len（ls） 》=2 ： t = t+ portDic（ls［-2：］） return t

def portDic（port） ： “”“delet as ： input a =c &d; return list as ： （port， ［range］） ”“” pRe = re.compile（r‘（.*？）s*=.*’， re.DOTALL）

pRange = port［0］ pList = port［1］.split（‘，’）#split以，為分隔符 pList = ［ i.strip（） for i in pList if i.strip（） ！=‘’ ］ pList = ［（pRe.sub（r‘1’， p）， pRange.strip（） ） for p in pList ］

return pList

def formatPort（AllPortList，isPortRange =1） ： PortList = AllPortList［0］ + AllPortList［1］ + AllPortList［2］

str =‘’ if PortList ！=［］ ： l1 = max（［len（i［0］） for i in PortList］）+2 l2 = max（［len（i［1］） for i in PortList］） l3 = max（24， l1）

strList = ［］ for pl in AllPortList ： if pl ！= ［］ ： str = ‘，

’.join（ ［‘ ’*4+‘?！? i［0］.ljust（l3） + ‘（ ’+ （i［0］.ljust（l1 ）+i［1］.ljust（l2）） + ‘ ）’ for i in pl ］ ） strList = strList + ［ str ］

str = ‘，

’.join（strList）

return str

def formatDeclare（PortList，portArr， initial = “” ）： str =‘’ if initial ！=“” ： initial = “ = ” + initial

if PortList！=［］ ： str = ‘

’.join（ ［ portArr.ljust（4） +‘ ’+（i［1］+min（len（i［1］），1）*‘ ’ +i［0］）.ljust（36）+ initial + ‘ ;’ for i in PortList］） return str

def formatPara（ParaList） ： paraDec = ‘’ paraDef = ‘’ if ParaList ！=［］： s = ‘

’.join（ ParaList） pat = r‘（［a-zA-Z_］［a-zA-Z_0-9］*）s*=s*（［wW］*？）s*［;，）］’ p = re.findall（pat，s）

l1 = max（［len（i［0］ ） for i in p］） l2 = max（［len（i［1］ ） for i in p］） paraDec = ‘

’.join（ ［‘parameter %s = %s;’ %（i［0］.ljust（l1 +1），i［1］.ljust（l2 ）） for i in p］） paraDef = ‘#（

’ +‘，

’.join（ ［‘ 。’+ i［0］.ljust（l1 +1） + ‘（ ’+ i［0］.ljust（l1 ）+‘ ）’ for i in p］）+ ‘）

’ else： l1 = 6 l2 = 2 preDec = ‘

’.join（ ［‘parameter %s = %s;

’ %（‘PERIOD’.ljust（l1 +1）， ‘10’.ljust（l2 ））］） paraDec = preDec + paraDec return paraDec，paraDef

3.2 創(chuàng)建文件夾和在文件中寫入數(shù)據(jù)

“”“ 打開目標文件，這里的文件需要大家自己手動給出路徑，當(dāng)封裝為插件后則是可以自動獲取文件路徑，這里僅做測試用”“”

target_dir_v = “C：\Users\25778\Desktop\VScode\test\”

“”“這里的i2c_dri.v是需要生成TB的原文件名字，需要給出名字，封裝后也是自動獲取”“”with open（target_dir_v + “i2c_dri.v”， ‘rb’） as f： f_info = chardet.detect（f.read（）） f_encoding = f_info［‘encoding’］with open（target_dir_v + “i2c_dri.v”， encoding=f_encoding） as inFile： inText = inFile.read（）

# removed comment，task，functioninText = delComment（inText）inText = delBlock （inText）

# moduel 。。. endmodule #moPos_begin = re.search（r‘（|^）module’， inText ）.end（）moPos_end = re.search（r‘endmodule’， inText ）.start（）inText = inText［moPos_begin:moPos_end］

name = findName（inText）paraList = paraDeclare（inText，‘parameter’）paraDec ， paraDef = formatPara（paraList）

ioPadAttr = ［ ‘input’，‘output’，‘inout’］input = portDeclare（inText，ioPadAttr［0］）output = portDeclare（inText，ioPadAttr［1］）inout = portDeclare（inText，ioPadAttr［2］）

portList = formatPort（ ［input ， output ， inout］ ）input = formatDeclare（input ，‘reg’， ‘0’ ）output = formatDeclare（output ，‘wire’）inout = formatDeclare（inout ，‘wire’）

timescale = ‘`timescale 1ns / 1ps

’clk = ‘’‘initialbegin forever #（PERIOD/2） clk=~clk;end’‘’rst = ‘’‘initialbegin #（PERIOD*2） rst_n = 1;end’‘’

operation = ‘’‘initialbegin

$finish;end’‘’

def openfile（file_dir）： os.startfile（file_dir）

“”“這里的地址需要放到目標文件地址的上一級，封裝成插件也是自動獲取的并且創(chuàng)建TB文件夾，同時創(chuàng)建.v文件，tb文件的命名方式是目標文件的模塊名字+tb”“”target_dir = target_dir_v + “\tb\”cr_time = time.strftime（‘%Y.%m.%d.%H.%M.%S’）Tb_target_dir = target_dir + name + “_”+ cr_time +‘.v’

if not os.path.exists（target_dir）： os.mkdir（target_dir） file = open（Tb_target_dir，‘w’） file.close（）else： file = open（Tb_target_dir，‘w’） file.close（）

if __name__ == “__main__”： file_dir = Tb_target_dir openfile（file_dir） print（“TB file created successfully”）else： print（“Failed to create file of TB”）

“”“這里是將提取出來的字符寫入生成的TB文件”“”

with open（Tb_target_dir，“w”） as OUTFile0： OUTFile0.write（timescale） OUTFile0.write（“module tb_”+name+“

”） if（paraDec！=‘’）： OUTFile0.write（paraDec+“

”） OUTFile0.write（input+“

”） OUTFile0.write（output+“

”） if（inout！=‘’）： OUTFile0.write（inout+“

”） OUTFile0.write（clk+“

”+rst+“

”） OUTFile0.write（name+“ ”+paraDef+“ ”+“u_”+name+“ （

”+portList+“

”+“）;”） OUTFile0.write（operation+“

”+“endmodule”）

因為貼出的代碼已經(jīng)添加了比較詳細的注釋，具體的文章內(nèi)容就不再贅述代碼具體功能，python屬于特別好上手的語言，主要去調(diào)取一些接口來實現(xiàn)了想要的功能。因為代碼是邊學(xué)邊寫，花的時間很短，代碼質(zhì)量不高，也歡迎大家批評指正。

四、代碼測試

進入正題：

測試前準備好前面所說的環(huán)境（其他環(huán)境沒有具體測試，python版本影響應(yīng)該不大）

首先準備好一個測試的文件夾，一個需要測試的Verilog原文件，這里使用一個i2c_dri.v做一個簡單的測試

大家根據(jù)代碼描述格式和注釋添加自己的測試路徑，完成的基本功能就是創(chuàng)建一個TB文件夾，創(chuàng)建測試文件（名字是：模塊名+創(chuàng)建測試文件的時間，如果有需要可以修改為和測試文件內(nèi)模塊名一樣（tb_模塊名）），自動用Vscode打開（前提是你電腦的.v文件默認打開方式是Vscode，如果不是那么就會使用默認的編輯器打開）

小結(jié)：如果覺得Tb文件名不好的，讀者可以自行把文件名修改為和TB文件的模塊名一致（從python代碼中修改），其它功能和優(yōu)化會陸續(xù)進行。

六、總結(jié)

使用python寫這個腳本配置環(huán)境其實還是有些麻煩的，有更方便快捷的腳本語言也歡迎討論。

寫這個代碼主要為了給習(xí)慣使用Vscode的讀者提供一個基礎(chǔ)的平臺，可以在這個基礎(chǔ)上實現(xiàn)自己定制化的腳本，后續(xù)也會封裝成VScode插件，VHDL的自動生成測試文件腳本也基本測試完成，后續(xù)代碼也會公布。如果大家有其他便利的腳本也歡迎和作者交流。

編輯：jq