賽靈思Vivado ML版優(yōu)化應(yīng)用設(shè)計(jì)

賽靈思近日宣布推出 Vivado ML 版，這是業(yè)內(nèi)首個(gè)基于機(jī)器學(xué)習(xí)（ML ）優(yōu)化算法以及先進(jìn)的面向團(tuán)隊(duì)協(xié)作的設(shè)計(jì)流程打造的 FPGA EDA 工具套件，可以顯著節(jié)省設(shè)計(jì)時(shí)間與成本，與目前的 Vivado HLx 版本相比，Vivado ML 版將復(fù)雜設(shè)計(jì)的編譯時(shí)間縮短了 5 倍，同時(shí)還提供了突破性的平均達(dá) 10% 的結(jié)果質(zhì)量（ QoR ）提升。

Vivado ML 概述

1、基于 ML 的設(shè)計(jì)優(yōu)化

加速設(shè)計(jì)收斂

與當(dāng)前的 Vivado HLx 版本相比，全新w Vivado ML 版本在復(fù)雜設(shè)計(jì)上實(shí)現(xiàn)了高達(dá) 50%（平均 10%）的突破性結(jié)果質(zhì)量 （QoR） 提升。

基于 ML 的邏輯優(yōu)化、擁塞估計(jì)、延遲估計(jì)和智能設(shè)計(jì)運(yùn)行等新功能和算法有助于自動(dòng)化策略以減少時(shí)序收斂迭代。

2、協(xié)同設(shè)計(jì)環(huán)境

提升生產(chǎn)力

使用 Vivado IP Integrator 改進(jìn)協(xié)作設(shè)計(jì)，使用全新的“塊設(shè)計(jì)容器”功能實(shí)現(xiàn)模塊化設(shè)計(jì)。

推廣基于團(tuán)隊(duì)的設(shè)計(jì)方法，并允許采用分而治之的策略來(lái)處理具有多站點(diǎn)協(xié)作的大型設(shè)計(jì)。

3、全新高級(jí) DFX 功能

編譯時(shí)間減少

Xilinx 引入了抽象 Shell 的概念，允許用戶(hù)在系統(tǒng)中定義多個(gè)模塊以進(jìn)行增量和并行編譯。

與傳統(tǒng)的完整系統(tǒng)編譯相比，此功能可將平均編譯時(shí)間縮短 5 倍，最多可縮短 17 倍。

Abstract Shell 通過(guò)將設(shè)計(jì)細(xì)節(jié)隱藏在模塊之外來(lái)幫助保護(hù)客戶(hù)的 IP

功能介紹

1、高層次設(shè)計(jì)

Vivado IP Integrator 可提供基于 Tcl、設(shè)計(jì)期正確的圖形化設(shè)計(jì)開(kāi)發(fā)流程。設(shè)計(jì)團(tuán)隊(duì)在接口層面上工作，能快速組裝復(fù)雜系統(tǒng)，充分利用 Vitis HLS、Vitis Model Composer、Xilinx IP、聯(lián)盟成員 IP 和自己的 IP。通過(guò)利用全新提升的 Vivado IPI 和 HLS 的完美組合，客戶(hù)能將開(kāi)發(fā)成本相對(duì)于采用 RTL 方式而言節(jié)約高達(dá) 15 倍。

2、驗(yàn)證

應(yīng)對(duì)當(dāng)前復(fù)雜器件的驗(yàn)證挑戰(zhàn)，需要在各種設(shè)計(jì)層面上應(yīng)用大量工具及技術(shù)。Vivado 設(shè)計(jì)套件在緊密結(jié)合的環(huán)境中提供這些工具和技術(shù)，從而可加速模塊及芯片級(jí)設(shè)計(jì)的驗(yàn)證。

3、實(shí)現(xiàn)

具有高級(jí)機(jī)器學(xué)習(xí)算法的 Vivado ML 設(shè)計(jì)套件提供了在運(yùn)行時(shí)和性能方面具有顯著優(yōu)勢(shì)的最佳實(shí)現(xiàn)工具。憑借用于綜合、布局、布線和物理優(yōu)化的一流編譯工具以及 Xilinx 編譯方法建議，設(shè)計(jì)者可以加快設(shè)計(jì)周期的實(shí)現(xiàn)階段。

平臺(tái)版本

Vivado ML 標(biāo)準(zhǔn)版

Vivado ML 的器件受限免費(fèi)版本。

Vivado ML 企業(yè)版

包括對(duì)所有 Xilinx 器件的支持。

文章出處：【微信公眾號(hào)：FPGA開(kāi)發(fā)圈】

責(zé)任編輯：gt