如何去實(shí)現(xiàn)一種數(shù)字IC的設(shè)計(jì)？

一、IC 定義

IC就是半導(dǎo)體元件產(chǎn)品的統(tǒng)稱，IC按功能可分為：數(shù)字IC、模擬IC、微波IC及其他IC。數(shù)字IC就是傳遞、加工、處理數(shù)字信號(hào)的IC，是近年來(lái)應(yīng)用最廣、發(fā)展最快的IC品種，可分為通用數(shù)字IC和專用數(shù)字IC。

通用IC：是指那些用戶多、使用領(lǐng)域廣泛、標(biāo)準(zhǔn)型的電路，如存儲(chǔ)器（DRAM）、微處理器（MPU）及微控制器（MCU）等，反映了數(shù)字IC的現(xiàn)狀和水平。

專用IC（ASIC）：是指為特定的用戶、某種專門(mén)或特別的用途而設(shè)計(jì)的電路。

集成電路產(chǎn)品有以下幾種設(shè)計(jì)、生產(chǎn)、銷售模式。

1．IC制造商（IDM）自行設(shè)計(jì)，由自己的生產(chǎn)線加工、封裝，測(cè)試后的成品芯片自行銷售。

2．IC設(shè)計(jì)公司（Fabless）與標(biāo)準(zhǔn)工藝加工線（Foundry）相結(jié)合的方式。設(shè)計(jì)公司將所設(shè)計(jì)芯片最終的物理版圖交給Foundry加工制造，同樣，封裝測(cè)試也委托專業(yè)廠家完成，最后的成品芯片作為IC設(shè)計(jì)公司的產(chǎn)品而自行銷售。

二、芯片各個(gè)節(jié)點(diǎn)分工

全球晶圓片廠排名前五依次是 臺(tái)積電（TSMC）、格羅方德、聯(lián)電、三星、中芯國(guó)際（SMI）.

三、數(shù)字IC設(shè)計(jì)全流程

四、IC Design

前端設(shè)計(jì) ：

4.1 SPEC擬寫(xiě)

（1）工藝的選定 ；（2）詳細(xì)feature描述 （3）模塊劃分、IP選型；

（4）架構(gòu)規(guī)劃 ；（5）時(shí)鐘域、時(shí)鐘結(jié)構(gòu)規(guī)劃；（6）電源域、低功耗規(guī)劃

（7）地址空間分配；（7）IO選定與分配；

4.2 RTL 邏輯設(shè)計(jì)

使用硬件描述語(yǔ)言（VHDL，Verilog HDL，業(yè)界公司一般都是使用后者）將模塊功能以代碼來(lái)描述實(shí)現(xiàn)，也就是將實(shí)際的硬件電路功能通過(guò)HDL語(yǔ)言描述出來(lái)，形成RTL（寄存器傳輸級(jí)）代碼。

前端邏輯設(shè)計(jì)時(shí)也需要注意PPA（Performance、Power、Area）性能、功耗、面積平衡。需要特別關(guān)注面積和速度互換原則（串并轉(zhuǎn)換和并串轉(zhuǎn)換、乒乓操作、流水線設(shè)計(jì)）和低功耗設(shè)計(jì)方法（門(mén)控時(shí)鐘clock_gatinng、資源共享、采用獨(dú)熱碼多路器）等等，做到這些才能算是比較好的設(shè)計(jì)。

涉及到代碼檢查，使用工具vcs/verdi 把一般的錯(cuò)誤和警告消除掉，還有一些隱藏比較深的錯(cuò)誤和警告就要使用spyglass 進(jìn)行l(wèi)int/cdc檢查。

物理實(shí)現(xiàn) ：

4.3 邏輯綜合、DFT

綜合：仿真驗(yàn)證通過(guò)后，進(jìn)行邏輯綜合，一般由后端工程師完成，但是時(shí)序的迭代需要與前端工程師配合。需要的文件：RTL代碼+約束文件+庫(kù)文件（.db）；使用的工具是Design Compiler。邏輯綜合的結(jié)果就是把設(shè)計(jì)實(shí)現(xiàn)的HDL代碼翻譯成門(mén)級(jí)網(wǎng)表netlist。

DFT：Design For Test 可測(cè)試性設(shè)計(jì)，一般由前端工程師集成DFT邏輯。DFT通過(guò)插入 DFT 邏輯，比如Scan Chain（寄存器）、MBist（片上存儲(chǔ)器）、Boundary Scan（IO）等，然后利用 ATPG、MBist、Boundary Scan 工具產(chǎn)生測(cè)試向量，仿真驗(yàn)證測(cè)試向量。目的為了檢測(cè)到芯片量產(chǎn)過(guò)程中出現(xiàn)的帶有各種制造缺陷的片子，從而為顧客提供性能更穩(wěn)定的產(chǎn)品，降低DPPM(每百萬(wàn)芯片缺陷數(shù)量)，從而為公司產(chǎn)品保證良好的口碑。

4.4 布局&布線、CTS

布局規(guī)劃(Floorplan）直接影響芯片的面積，布線需要考慮擁塞情況，而且由于線延時(shí)的存在，在PR時(shí)一般時(shí)序比單純邏輯綜合要差一些。

CTS ：clock tree synthesis 時(shí)鐘樹(shù)綜合，目的是要時(shí)鐘到各個(gè)寄存器單元延時(shí)差異最小。

4.5 靜態(tài)時(shí)序分析（STA）

主要是通過(guò)檢查建立時(shí)間和保持時(shí)間是否滿足要求，其目的是通過(guò)遍歷所有的傳輸路徑，尋找所有的組合邏輯電路的最壞延遲情況（以及毛刺、時(shí)鐘偏差等等），也被稱為關(guān)鍵路徑。涉及到的時(shí)序分析路徑有:寄存器到寄存器：Reg2Reg；寄存器到輸出引腳：Reg2Pin；

輸入引腳到寄存器：Pin2Reg；輸入引腳到輸出引腳：Pin2Pin. 此外，在芯片設(shè)計(jì)中我們還會(huì)經(jīng)常見(jiàn)到reg2mem和mem2reg 時(shí)序違例報(bào)告。

時(shí)序分析只能驗(yàn)證同步時(shí)序電路的時(shí)序特性，不能自動(dòng)識(shí)別設(shè)計(jì)中的特殊路徑，如多周期路徑（Multi-Cycle Path）、非正常路徑（False Path）、多時(shí)鐘分配（Multiple Path）。如果設(shè)計(jì)中含有較多的異步電路，我們一般把異步路徑設(shè)置為max_delay進(jìn)行約束。

4.6 形式驗(yàn)證

它是從功能上（STA是時(shí)序上）對(duì)綜合后的網(wǎng)表進(jìn)行驗(yàn)證。常用的就是等價(jià)性檢查方法，以功能驗(yàn)證后的HDL設(shè)計(jì)為參考，對(duì)比綜合后的網(wǎng)表功能，他們是否在功能上存在等價(jià)性。這樣做是為了保證在邏輯綜合過(guò)程中沒(méi)有改變?cè)菻DL描述的電路功能。形式驗(yàn)證工具有Synopsys的Formality。

4.7 TapeOut

在流片之前，為提高良率和解決物理規(guī)則違規(guī)還要做些DRC/LVS的工作；芯片設(shè)計(jì)階段完成之后，把輸出的物理版圖GDS文件->芯片代工廠->晶體硅->做出實(shí)際電路->封裝和測(cè)試->芯片。

功能驗(yàn)證：

4.8 驗(yàn)證環(huán)境

如下圖所示，其中，Scoreboard主要用于比較reference model與DUT輸出是否一致，并給出比較結(jié)果Reference model和DUT是對(duì)SPEC的兩個(gè)獨(dú)立的實(shí)現(xiàn)。當(dāng)ref model和DUT行為不一致時(shí)，或者dut錯(cuò)，或者ref model錯(cuò)，或者兩者都錯(cuò)，debug就好。Stimulus激勵(lì)，需覆蓋DUT不同的工作場(chǎng)景以及可能出現(xiàn)的異常情況。Monitor 做一些中間狀態(tài)監(jiān)控或者計(jì)數(shù)。

4.9 驗(yàn)證方式

驗(yàn)證方式包含兩種：白盒驗(yàn)證和黑盒驗(yàn)證

白盒指的是驗(yàn)證對(duì)象(DUT)的內(nèi)部結(jié)構(gòu)是完全可見(jiàn)的，我們可以清楚的看到設(shè)計(jì)的詳細(xì)內(nèi)容，白盒驗(yàn)證的好處是我們可以了解設(shè)計(jì)者的意圖，并且驗(yàn)證可以達(dá)到設(shè)計(jì)上的每一點(diǎn)，但這需要花費(fèi)更長(zhǎng)的時(shí)間。

灰盒指的是驗(yàn)證對(duì)象（DUT）的內(nèi)部結(jié)構(gòu)，只有一部分是可見(jiàn)的，黑盒驗(yàn)證則DUT內(nèi)部完全不可見(jiàn)，我們只能看到設(shè)計(jì)的輸入接口和輸出接口，對(duì)黑盒驗(yàn)證，我們只能通過(guò)了解其設(shè)計(jì)文檔來(lái)了解它的功能。

4.10 驗(yàn)證語(yǔ)言和驗(yàn)證方法學(xué)

驗(yàn)證語(yǔ)言：Verilog 、SystemVerilog、Assertion、SystemC、Perl、Makefile

驗(yàn)證方法學(xué) ：UVM 、OVM、VMM

4.11 驗(yàn)證覆蓋率

代碼覆蓋率（Code Coverage）：Line coverage /Condition coverage 、

Branch coverage /Toggle coverage /FSM coverage

功能覆蓋率（Function Coverage）：uassertion

4.12 后仿真

? 門(mén)級(jí)延遲

– Sdf延遲文件加載

– 與RTL不一致

? X 態(tài)傳播

– 異步時(shí)序電路產(chǎn)生X態(tài)

– 增加debug難度

– 控制X態(tài)傳播

? PG網(wǎng)表門(mén)級(jí)仿真

– 低功耗仿真

4.13 FPGA驗(yàn)證

ASIC 代碼移植

– PLL/IO/MEM/STDCELL替換

– 時(shí)鐘產(chǎn)生邏輯去除

– 時(shí)鐘頻率、時(shí)鐘關(guān)系調(diào)整

– 設(shè)計(jì)裁剪partition

? 代碼FPGA實(shí)現(xiàn)

– 時(shí)序約束

– 時(shí)序檢查

? FPGA調(diào)試、驗(yàn)證

4.14 仿真加速器驗(yàn)證

Cadence – Palladium

– CPU based

? Synopsys – ZeBu

– FPGA based

? Mentor – Veloce

– FPGA based

4.15 驗(yàn)證方式比較

一般在代碼開(kāi)發(fā)過(guò)程中，以下驗(yàn)證方式一般是逐級(jí)遞進(jìn)的，后期同時(shí)進(jìn)行回歸驗(yàn)證，由于FPGA驗(yàn)證和仿真加速器都是降頻模式下驗(yàn)證下，一些時(shí)序問(wèn)題也是驗(yàn)證不出來(lái)的。但是兩者好處在于仿真速度快，容易驗(yàn)出一些在長(zhǎng)時(shí)間運(yùn)行累積的錯(cuò)誤，因此，一般需要長(zhǎng)時(shí)間拷機(jī)測(cè)試。

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