Microchip推出HLS設(shè)計(jì)工作流程

由于邊緣計(jì)算應(yīng)用需要綜合考慮性能與低功耗，因此帶動(dòng)了開發(fā)人員將現(xiàn)場(chǎng)可編程門陣列（FPGA）用作高能效加速器的需求，這種做法還能夠提供靈活性和加快上市時(shí)間。然而，大部分邊緣計(jì)算、計(jì)算機(jī)視覺(jué)和工業(yè)控制算法都是由開發(fā)人員使用C++語(yǔ)言原生開發(fā)的，而他們對(duì)底層FPGA硬件知之甚少或一無(wú)所知。為了支持這一重要的開發(fā)群體，Microchip Technology Inc.（美國(guó)微芯科技公司）推出了名為SmartHLS的HLS設(shè)計(jì)工作流程，成為其PolarFire FPGA系列產(chǎn)品的新成員。SmartHLS可以將C++算法直接轉(zhuǎn)換為FPGA優(yōu)化的寄存器傳輸級(jí)（RTL）代碼，從而極大提升了生產(chǎn)力和設(shè)計(jì)的便利性。

Microchip FPGA業(yè)務(wù)部副總裁Bruce Weyer表示：“SmartHLS增強(qiáng)了Microchip的Libero SoC設(shè)計(jì)工具套件的功能，使屢獲殊榮的中等帶寬PolarFire和PolarFire SoC平臺(tái)的巨大優(yōu)勢(shì)能夠被不同的算法開發(fā)者群體所利用，而無(wú)需成為FPGA硬件專家。結(jié)合Microchip的VectorBlox神經(jīng)網(wǎng)絡(luò)軟件開發(fā)工具包，新套件將大大提高設(shè)計(jì)人員的工作效率，可使用基于C/C++算法并利用基于FPGA的硬件加速器，為嵌入式視覺(jué)、機(jī)器學(xué)習(xí)、電機(jī)控制和工業(yè)自動(dòng)化等應(yīng)用開發(fā)尖端解決方案。”

基于開源Eclipse集成開發(fā)環(huán)境，SmartHLS設(shè)計(jì)套件使用C++軟件代碼生成HDL IP組件，以集成到Microchip的Libero SmartDesign項(xiàng)目中。這使工程師能夠在比傳統(tǒng)FPGA RTL工具更高的抽象層次上描述硬件行為。與其他HLS產(chǎn)品相比，它通過(guò)多線程應(yīng)用編程接口（API）并發(fā)執(zhí)行硬件指令，并簡(jiǎn)化復(fù)雜硬件并行性的表達(dá)，在減少開發(fā)時(shí)間的同時(shí)進(jìn)一步提高生產(chǎn)力。

SmartHLS工具所需的代碼行數(shù)是同等RTL設(shè)計(jì)的十分之一，而且由此產(chǎn)生的代碼更容易閱讀、理解、測(cè)試、調(diào)試和驗(yàn)證。該工具還簡(jiǎn)化了對(duì)硬件微架構(gòu)設(shè)計(jì)的取舍，并使開發(fā)人員能將已有的C++軟件用于PolarFire FPGA和FPGA SoC。

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