簡述FPGA時鐘約束時鐘余量超差解決方法

在設(shè)計FPGA項目的時候，對時鐘進行約束，但是因為算法或者硬件的原因，都使得時鐘約束出現(xiàn)超差現(xiàn)象，接下來主要就是解決時鐘超差問題，主要方法有以下幾點。

第一：換一個速度更快點的芯片，altera公司的cyclone系列FPGA，有6，7，8速度等級的，8的最慢，6的最快，或者cyclone系統(tǒng)4，5更快的芯片，當然了成本會增加些的。

第二：盡量避免在FPGA中做乘法和除法的運算，除非這個FPGA有硬件乘法器。我使用的這個FPGA沒有硬件乘法器，我就盡量利用左移或者右移來做乘法和除法運算。

第三：重新分配一下IO管腳，這樣在布局布線的時候，會提高一定程度的時鐘余量。下圖是調(diào)整IO分配以后，時鐘余量提高了0.2ns。

第四：就是看看超差的那個線路，增加一些中間寄存器，或者使用流水線技術(shù)，就是將組合邏輯和時序邏輯分開，大的時序邏輯，盡量優(yōu)化成由很多小的時序邏輯組成一個大的時序邏輯。或者更該程序代碼，更該算法。到這一步就是沒有辦法的辦法了。

第五：有些時候在程序中加入一些和項目不相關(guān)的代碼，也可以提高正常程序的時鐘約束余量，估計是不相關(guān)代碼擠占了一些邏輯單元，使得正常程序在布局布線的時候，選擇了其他路徑吧。這個辦法不固定，瞎貓碰死耗子的事情。

主要就是這幾種方法了，首先要選好芯片，這是最重要的，不然為了省成本，最后發(fā)現(xiàn)芯片速度不夠，很煩人的。

最后提一下有些網(wǎng)友提到FPGA發(fā)熱厲害的現(xiàn)象，看看你在項目中是不是將unused pin 接地了，這樣芯片會發(fā)熱，最好將unused pin 微上拉，或者設(shè)置為輸入即可。

編輯：jq