package里面有Cl元素，除了對(duì)hast有影響還有啥風(fēng)險(xiǎn)

Q1

package里面有Cl元素，除了對(duì)hast有影響，還有啥風(fēng)險(xiǎn)？

A

如果是金線，HTST會(huì)失效，會(huì)快速加劇kirkendall void效應(yīng)（鹵素會(huì)跟kirkendall效應(yīng)產(chǎn)生的某個(gè)金鋁合金發(fā)生反應(yīng)），之前有遇到case，GREEN的mold compound，供應(yīng)商清線不干凈，直接在含鹵的線上做的，導(dǎo)致不管怎樣，可靠性都過(guò)不了，后來(lái)分析成分和生產(chǎn)記錄，發(fā)現(xiàn)異常。更換其他批次材料才解決。銅線或者合金線沒(méi)有經(jīng)歷過(guò)，感覺(jué)也可能會(huì)有。

通常EMC里不允許超過(guò)20ppm的Cl，但是這個(gè)值是個(gè)燃燒法出來(lái)的平均值，如果正好有顆含cl的顆粒在銅球邊上，這就會(huì)造成銅球IMC產(chǎn)生變化形成crack。產(chǎn)線上的Cl基本都是人體帶來(lái)的，還有PVC。除此之外，有些Fab廠會(huì)用HCL來(lái)做線路刻蝕，如果清潔不干凈就會(huì)有Cl的殘留。

Q2

請(qǐng)問(wèn)有沒(méi)有人知道考慮SOC里面SRAM軟失效時(shí)是按照SRAM加起來(lái)的容量考慮還是按照分開(kāi)的容量？比如通常1Mb以上的SRAM要加ECC，那么如果是兩塊512Kb的SRAM要加ECC嗎？可以認(rèn)為是制程越先進(jìn)，SER失效率越低嗎？比如90nm比65nm的SRAM尺寸大一倍，所以同樣容量的SRAM，65nm的FIT是90nm的一半SER FIT？

A

軟失效率FIT在外部輻射的通量和能量固定的情況下，與SRAM的面積是成比例的，因此兩塊SRAM也要加。加或者不加應(yīng)該取決于對(duì)芯片的穩(wěn)定性要求。

在特定制程下，考慮到制程越先進(jìn)，密度越高這個(gè)因素，還有輻射引起的電離特性，肯定不能拿不同制程的面積來(lái)算對(duì)應(yīng)比例的FIT?，F(xiàn)在季豐SER團(tuán)隊(duì)正在幫晶圓廠做28nm，14nm，7nm的SER對(duì)比實(shí)驗(yàn)。等做完實(shí)驗(yàn)，找一下對(duì)應(yīng)關(guān)系。當(dāng)前的判斷是在不同制程下，肯定不會(huì)和面積成線性關(guān)系。

Q3

bonding如果不在無(wú)塵環(huán)境下，有什么風(fēng)險(xiǎn)？

A

灰塵引入，焊接困難，小停機(jī)多，影響焊接品質(zhì)和OEE。萬(wàn)級(jí)問(wèn)題不大。后面可以清洗。萬(wàn)級(jí)與十萬(wàn)級(jí)沒(méi)有特別大差別。實(shí)際上國(guó)內(nèi)的封裝廠幾年前沒(méi)有一家在千級(jí)無(wú)塵室做WB的。千級(jí)無(wú)塵室沒(méi)有地面架空做不到的。

Q4

芯片倒著切，有誰(shuí)知道這個(gè)工藝嗎？不是超薄片，目前擔(dān)心水壓造成芯片表面損傷，有人提出有反向切割，就是圓片在上面，刀具在下面的一種方式，所以在群里問(wèn)問(wèn)，是否有人做過(guò)這個(gè)。

A

對(duì)于芯片表面不能進(jìn)水的芯片選擇方法1）激光隱形切割2）圖形芯片置于地面，SI面正面，刀片水切割；但是問(wèn)題來(lái)了設(shè)備怎么識(shí)別切割道-一種切割設(shè)備影像識(shí)別部分升級(jí)或者SI面mark切割識(shí)別印記。以上二種方法能解決您的需求，因?yàn)闆](méi)有規(guī)模化量產(chǎn)需求，實(shí)現(xiàn)成本都很高。

Q5

關(guān)于ESD HBM標(biāo)準(zhǔn)，JS-001 和 IEC61000-4-2，輸出波形一樣的嗎？有啥區(qū)別？看標(biāo)準(zhǔn)，好像都是模擬人體靜電放電的 HBM？

A

波形不一樣，JS001是芯片級(jí)ESD，61000-4-2是系統(tǒng)級(jí)ESD。兩者等效電路不同，波形參數(shù)上均不同。

都屬于HBM，但芯片級(jí)是模擬人體直接接觸芯片，系統(tǒng)級(jí)模擬的是終端產(chǎn)品抗靜電能力，系統(tǒng)級(jí)更嚴(yán)苛。

Q6

陶瓷08b/08j的在季豐電子可以封裝？金絲要求30微米以上的。

A

季豐可以做的。

Q7

有誰(shuí)知道這個(gè)SS=3 啥意思嗎？

A

Sample Size。

Q8

這個(gè)是disco的部件，有知道是什么的嗎？

A

Dressingtable，修整磨輪用的。

Q9

在FC封裝時(shí)候，把die傾斜45度，這樣做的技術(shù)成熟嗎？不是Z方向，中間紫色的是FC DIE。圖片如下所示：

A

這種沒(méi)問(wèn)題的。正封的時(shí)候，有45°封裝的。倒裝FC平面旋轉(zhuǎn)45度也是可以做的。

Q10

請(qǐng)教下WLCSP 封測(cè)廠切換有什么可靠性影響嗎？

A

需要重新做qual實(shí)驗(yàn)，facility change相當(dāng)于重新走一遍流程?？梢圆榭聪聢Dassembly site 對(duì)應(yīng)的測(cè)試項(xiàng)目。

Q11

電源類(lèi)產(chǎn)品一定要做HTRB嗎？

A

HTRB是功率器件要的，比如MOST IGBT。IC不需要HTRB，是HAST，HTOL，TC等。

Q12

做過(guò)RDL的wafer，再做低溫-40度會(huì)有風(fēng)險(xiǎn)嗎？

A

RDL很常規(guī)，不影響可靠性。

Q13

你們做的RDL是在誰(shuí)家做的？現(xiàn)在哪些封裝廠提供RDL？6um的Cu線寬線距能做到20um以內(nèi)嗎？Cu下面墊的金屬有要求嗎？比如要求有多少層Al？或者Al的厚度？如果頂層Cu的話，是不是表面還要加一層polyimide？這樣可靠性比較好？否則Cu是否有氧化問(wèn)題？

A

長(zhǎng)電、華天、通富、智芯集成。RDL很多Bumping house都可以做，關(guān)鍵是看RDL的尺寸要求，如線寬，間距，厚度。wafer fab做RDL用表面的鋁層做，Bump house用Cu做。

可以的?，F(xiàn)在10/10（線寬/間距）非常普通。最先進(jìn)的是2/2。RDL下面墊有PI層，RDL是被PI層立體包圍的，不會(huì)有氧化之風(fēng)險(xiǎn)。

Cu RDL下面有PI，有鈍化層，一般對(duì)于金屬即Top metal沒(méi)有特殊需求。

Q14

請(qǐng)教一下，這個(gè)RDL是指頂層加厚銅還是厚鋁？

A

通常是Cu RDL。

Q15

bump表面出現(xiàn)較多黑絲狀物可能的原因是什么，會(huì)不會(huì)是出現(xiàn)了腐蝕現(xiàn)象？光刻膠的殘留有沒(méi)有常發(fā)生的位置呢？

A

邊緣位置的最好在電鏡下看一下，表面有異常元素，導(dǎo)致反應(yīng)。有可能是F或Cl，金屬顆粒大、光刻膠殘留的可能性比較大，但不排除corrosion的可能，要確認(rèn)是什么東西，只能SEM或光學(xué)顯微鏡下去看。

一般沒(méi)有，要看 Ashing 前后的工序?qū)Σ粚?duì) notch了。另外，也不一定是光刻膠殘留，也可能是鈍化層或刻蝕中間反應(yīng)物的殘留，要結(jié)合前后工序看。

Q16

CS測(cè)試是什么測(cè)試？

A

CS測(cè)試方法：https://re.sru.baidu.com/r/vUCkjRagSc？f=wf&u=7577c3cbc4a367a1。

編輯：jq