注:本文轉(zhuǎn)自賽靈思中文社區(qū)論壇,源文鏈接在此。本文原作者為XILINX工程師。
以下為個(gè)人譯文,僅供參考,如有疏漏之處,還請(qǐng)不吝賜教。
本篇博文是面向希望學(xué)習(xí)使用 Vivado 進(jìn)行 FPGA 設(shè)計(jì)輸入的新手的系列博文第一講。
這些實(shí)踐旨在為用戶提供快速入門(mén)指導(dǎo),幫助其簡(jiǎn)要了解工具流程原理。我們選擇了一項(xiàng)非常簡(jiǎn)單的設(shè)計(jì),便于讀者理解流程中的不同步驟。
這些實(shí)踐將按如下順序展示:RTL 流程、基于 IP 的流程、基于 HLS 的流程、基于 IP integrator 的流程,最后是混用前述流程創(chuàng)建設(shè)計(jì)。
第一項(xiàng)實(shí)踐是 RTL 流程。 每個(gè)步驟都包含截屏,以便用戶自行嘗試時(shí)參考。
步驟如下:
1.調(diào)用 Vivado。
2.用戶提供自己選擇的工程名稱(該工具使用的默認(rèn)工程名稱為 project_1),并提供工程創(chuàng)建路徑,然后單擊“下一步 (Next)”。
3.默認(rèn)情況下,該工具會(huì)選中“選擇 RTL 工程 (Select RTL Project)”,然后單擊“下一步 (Next)”。
4. 該工具會(huì)提示您選擇“Add Sources”以添加源文件。選擇“添加文件 (Add Files)”,然后提供此處隨附的 RTL 文件 (top.v)。
單擊“下一步 (Next)”。
以下提供了 RTL 的詳細(xì)信息:
RTL 用于描述自由運(yùn)行的簡(jiǎn)單 32 位計(jì)數(shù)器。當(dāng)該計(jì)數(shù)器達(dá)到其最大值時(shí),就會(huì)翻轉(zhuǎn)觸發(fā)器。此觸發(fā)器連接到輸出。
這樣會(huì)使用另一個(gè)緩沖器 (IBUFDS) 來(lái)創(chuàng)建時(shí)鐘差分對(duì),其輸出將在設(shè)計(jì)中使用。在下一節(jié)中,我們將講解為何使用此緩沖器。
5. 您將看到“添加約束 (Add Constraints)”對(duì)話框,其中包含“添加 (Add Files)”選項(xiàng)。
選擇“Add Files”,提供此處隨附的 top.xdc,然后單擊“Next”。
6.單擊開(kāi)發(fā)板選項(xiàng)卡,搜索 zcu102,然后選擇此處顯示的開(kāi)發(fā)板(Zynq UltraScale+ ZCU102 評(píng)估板)。
單擊“下一步 (Next)”。
7.在以下窗口中,單擊“完成 (Finish)”。
8.在左側(cè),您將看到“生成比特流 (Generate Bitstream)”按鈕。
單擊此按鈕。
9.這樣將顯示如下提示:
單擊“是 (Yes)”。這樣將彈出另一條提示,要求您啟動(dòng)運(yùn)行。單擊“OK”。
這樣就會(huì)觸發(fā)綜合 (Synthesis),然后實(shí)現(xiàn) (Implementation),并且將生成比特流。
實(shí)踐至此完成。
XDC 文件內(nèi)容:
XDC 文件包含:
create_clock -name clk_p -period 8 [get_ports clk_p]
set_property LOC G21 [get_ports clk_p]
set_property LOC AG14 [get_ports dout]
set_property IOSTANDARD LVCMOS18 [get_ports dout]
set_property IOSTANDARD DIFF_HSTL_I_18 [get_ports clk_p]
使用 IBUFDS 的原因:
使用 IBUFDS 的原因是因?yàn)槲覀冞x擇的開(kāi)發(fā)板需要差分時(shí)鐘。
每塊開(kāi)發(fā)板都有其自己特定的管腳 LOC 及其支持的系統(tǒng)時(shí)鐘頻率。
此開(kāi)發(fā)板支持 300Mhz 和 125Mhz,因此我們使用 125Mhz 和與之對(duì)應(yīng)的管腳 LOC。輸出連接至 LED,其 LOC 為 AG14。最后 2 條語(yǔ)句用于指定端口的 IOSTANDARD。
審核編輯:符乾江
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