Verilog HDL中常用預(yù)編譯命令介紹

例：

文件para.v中有一個(gè)宏定義 `defineA 2+3

在test.v文件中可以直接調(diào)用

`timescale1ns/1ps`include"para.v"`include"para2.v"module test(    input    wire          clk,  outputreg[7:0]result);  always@(posedge  clk)    beginresult<=?`A+10;endendmodule

仿真結(jié)果如下：

關(guān)于“文件包含的幾點(diǎn)說明”：

1. 一個(gè)`include只能指定一個(gè)包含文件；

2. `include中的文件名可以是相對路徑，也可以是絕對路徑（ISE中調(diào)用Modelsim仿真的時(shí)候得用絕對路徑，否則Modelsim會報(bào)錯(cuò)）；

3. 如果文件1包含文件2，而文件2要用到文件3的內(nèi)容，那么在文件1中用`include命令分別包含文件2和文件3（文件3在文件2的前面）

例：

para.v中： `define A 2+3

para2.v中 ： `define B `A+2

test.v中：

`timescale 1ns / 1ps`include"para.v"`include  " para2.v"module test(     input    wire          clk,       output    reg    [7:0]    result   );  always@(posedge  clk)    beginresult<=?`B+10;    endendmodule

仿真結(jié)果如下所示：

04、 條件編譯指令（`ifdef、`elsif、`endif）

條件預(yù)編譯指令有如下幾種形式：

1. `ifdef宏名

程序段1

`elsif

程序段2

`endif

當(dāng)宏名被定義，則對程序段1進(jìn)行編譯，程序段2被忽略；否則編譯程序段2，程序段1倍忽略。

`ifdef宏名

程序段1

`endif

其中程序段可以是語句組也可以是命令行

例：

`timescale1ns/1ps`defineMODE_ADD`defineMODE_ENABLEmodule test_add(    input                            clk,input    rst_n,    output  reg     [ 15 : 00 ]      data_cal,    output  reg     [ 15 : 00 ]      data_cal2  );wire[15:0]data;  `ifdef  MODE_ADD    always@(posedge  clk  or  negedge  rst_n) begin      if(!rst_n)        data_cal    <=    1'b0;      else         data_cal    <=    data_cal  + 16'd100;   end  `elsif   MODE_ADD2    always@(posedge  clk  or  negedge  rst_n) begin      if(!rst_n)        data_cal    <=    1'b0;      else        data_cal    <=    data_cal  + 16'd200;       end  `endif
  `ifdef  MODE_ENABLE      `define    M    10  `elsif   MODE_ENABLE2      `define    M    20`endif  always@(posedge  clk  or  negedge  rst_n) begin    if(!rst_n)      data_cal2  <=    1'b0;    else      data_cal2  <=    `M;endassigndata=`M;endmodule

仿真結(jié)果如下：

如果將：

`defineMODE_ADD`defineMODE_ENABLE改成`defineMODE_ADD2`defineMODE_ENABLE2

仿真結(jié)果如下：

審核編輯：郭婷