Xilinx FPGA中設(shè)計(jì)層次的各個(gè)定義

在Xilinx FPGA中，從底層到整個(gè)設(shè)備可以劃分為6個(gè)層次：

BEL

Site

Tile

FSR

SLR

Device

下面我們從下到上依次來(lái)看一下各個(gè)定義。

BEL(Basic Element of Logic)

BEL是最底層的基本元素，也可以叫atomic unit(原子單位)，BEL是FPGA中最小、不可分割的組件。BEL有兩種：Logic BEL和Routing BEL。像我們常說(shuō)的LUT、FF、CARRY都屬于Logic BEL，Routing BEL我們平時(shí)不常說(shuō)，很多工程師可能也沒(méi)太聽(tīng)過(guò)，像FFMUX和DOUTMUX都屬于Routing BEL，它們分別長(zhǎng)下面這樣：

在Vivado綜合或?qū)崿F(xiàn)的Design中，可以看到會(huì)在每一個(gè)模塊下都會(huì)有Nets和Leaf Cells。

Leaf Cells就是FPGA中一個(gè)個(gè)真實(shí)存在的硬件模塊，Vivado中place_design做的工作就是把這些Leaf Cells放到合適的BEL上。

Site

一系列相關(guān)的元素與它們的連線組成了Site，Site中主要包含下面三種：

BEL

Site的輸入輸出管腳

Site內(nèi)部的連線

Site一般都是跟Slice、DSP48、BRAM等是對(duì)應(yīng)的，我們以Slice為例，在7系列的FPGA中，一個(gè)CLB有兩個(gè)Slice，下圖的白色框是一個(gè)CLB，從左邊的Properties中可以看出，包含了兩個(gè)site，其實(shí)就是包含了兩個(gè)Slice。每個(gè)Slice都有獨(dú)立的site，所以這個(gè)CLB中就有兩個(gè)sites。

Xilinx FPGA中很多元素的位置都是以_X_Y結(jié)尾來(lái)表示該元素在坐標(biāo)中的位置，下圖中的這個(gè)Slice的位置是X142Y185。

Tile

Tile是比Site更高一級(jí)的概念，一個(gè)Tile里面包含多個(gè)Site，Tile沒(méi)有pin的概念，比如下面這個(gè)Tile，其實(shí)就是一個(gè)CLB。

FSR

FSR就是Fabric Sub Region or Clock Region，是由一片Tile組成的，在UltraScale的FPGA中，所有的FSR的高度都有60個(gè)CLB，但寬度不盡相同。

時(shí)鐘routing和distribution的粒度與FSR相同，在UltraScale的FPGA中，有24個(gè)水平的routing track，24個(gè)垂直的routing track，24個(gè)水平的distribution track和24個(gè)垂直的distribution track，相鄰的FSR就靠這些track互連。

SLR

SLR就是Super Logic Region，這個(gè)概念僅針對(duì)SSIT的FPGA，也就是包含多個(gè)die的芯片，這樣每個(gè)die就被稱(chēng)為一個(gè)SLR。

Device

這個(gè)概念就無(wú)需過(guò)多介紹，就是指整個(gè)FPGA;如果是單個(gè)die的片子，那么多個(gè)FSR就組成了Device，如果是多個(gè)die的片子，那么多個(gè)SLR組成了Device。

原文標(biāo)題：FPGA中BEL Site Tile FSR SLR分別指什么?

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