在FPGA設(shè)計(jì)中可以用LUT組建分布式的RAM

一、查找表

LUT就是查找表，對(duì)于4輸入的LUT而言，實(shí)際上就是4位地址位，一位數(shù)據(jù)位的存儲(chǔ)器，能夠存儲(chǔ)16位數(shù)據(jù)，所以我們?cè)?a href="http://www.ttokpm.com/soft/data/30-91/" target="_blank">FPGA設(shè)計(jì)中可以用LUT組建分布式的RAM。

這樣也可以解釋我們?cè)谠O(shè)計(jì)中為什么要采用流水線的實(shí)現(xiàn)方法

因?yàn)楫?dāng)輸入數(shù)據(jù)的位數(shù)遠(yuǎn)大于一個(gè)LUT的輸入時(shí)，就需要用多個(gè)LUT級(jí)聯(lián)來(lái)實(shí)現(xiàn)邏輯，那么級(jí)聯(lián)產(chǎn)生的延時(shí)也就不可避免了，這樣就會(huì)制約系統(tǒng)的運(yùn)行頻率。那么為了避免級(jí)聯(lián)數(shù)過(guò)于多，就采用插入寄存器的方法來(lái)實(shí)現(xiàn)。

舉一個(gè)簡(jiǎn)單的例子，如果要實(shí)現(xiàn)一個(gè)6*1的mux可以用一個(gè)6輸入的LUT或者是2個(gè)4輸入的LUT來(lái)實(shí)現(xiàn)，6輸入的LUT相當(dāng)于是6位地址線一位數(shù)據(jù)位，能夠存儲(chǔ)64bit的數(shù)據(jù)，而采用兩個(gè)4輸入的LUT的話，它的總?cè)萘看笮?2位數(shù)據(jù)。

如果用6輸入的LUT實(shí)現(xiàn)4輸入LUT的功能，那么就浪費(fèi)了1-16/64=75%的資源，所以采用少輸入的LUT可以更好的節(jié)省面積和資源，但是呢如果LUT采用的是2輸入的呢，那樣豈不是更好嗎，不是的，因?yàn)閷?duì)于多輸入的信號(hào)處理的時(shí)候，就需要有多個(gè)LUT的級(jí)聯(lián)來(lái)實(shí)現(xiàn)，而級(jí)聯(lián)有不可避免的會(huì)導(dǎo)致延時(shí)過(guò)分，導(dǎo)致時(shí)序不滿足。因此在實(shí)際的FPGA產(chǎn)品中多采用的是4輸入或者6輸入的LUT。

圖 4輸入的LUT

CLB是xilinx基本邏輯單元，每個(gè)CLB包含兩個(gè)slices，每個(gè)slices由4個(gè)（A,B,C,D）6輸入LUT和8個(gè)寄存器組成（中間應(yīng)該還有一些選擇器、與非門、或非門之類的東西）。放一個(gè)slices的內(nèi)部圖

同一CLB中的兩片slices沒有直接的線路連接，分屬于兩個(gè)不同的列。每列擁有獨(dú)立的快速進(jìn)位鏈資源。

slice分為兩種類型 SLICEL, SLICEM

（1）SLICEL可用于產(chǎn)生邏輯，算術(shù)，ROM。

（2）SLICEM除以上作用外還可配置成分布式RAM或32位的移位寄存器。每個(gè)CLB可包含兩個(gè)SLICEL或者一個(gè)SLICEL與一個(gè)SLICEM.

分布式RAM

SLICEM可以配置成分布式RAM，一個(gè)SLICEM可以配置成以下容量的RAM

多bit的情況需要增加相應(yīng)倍數(shù)的LUT進(jìn)行并聯(lián)。

分布式RAM和 BLOCK RAM的選擇遵循以下方法：

1. 小于或等于64bit容量的的都用分布式實(shí)現(xiàn)

2. 深度在64~128之間的，若無(wú)額外的block可用分布式RAM。要求異步讀取就使用分布式RAM。數(shù)據(jù)寬度大于16時(shí)用block ram.

3. 分布式RAM有比block ram更好的時(shí)序性能。分布式RAM在邏輯資源CLB中。而BLOCK RAM則在專門的存儲(chǔ)器列中，會(huì)產(chǎn)生較大的布線延遲，布局也受制約。

移位寄存器（SLICEM）

SLICEM中的LUT能在不使用觸發(fā)器的情況下設(shè)置成32bit的移位寄存器, 4個(gè)LUT可級(jí)聯(lián)成128bit的移位寄存器。并且能夠進(jìn)行SLICEM間的級(jí)聯(lián)形成更大規(guī)模的移位寄存器。

MUX

一個(gè)LUT可配置成4:1MUX.

兩個(gè)LUT可配置成最多8:1 MUX

四個(gè)LUT可配置成16個(gè)MUX

同樣可以通過(guò)連接多個(gè)SLICES達(dá)成更大規(guī)模設(shè)計(jì)，但是由于SLICE沒有直接連線，需要使用布線資源，會(huì)增加較大延遲。

進(jìn)位鏈

每個(gè)SLICE有4bit的進(jìn)位鏈。每bit都由一個(gè)進(jìn)位MUX(MUXCY)和一個(gè)異或門組成，可在實(shí)現(xiàn)加法/減法器時(shí)生成進(jìn)位邏輯。該MUXCY與XOR也可用于產(chǎn)生一般邏輯。

設(shè)計(jì)中我們可以用vivado查看設(shè)計(jì)底層的LUT實(shí)現(xiàn)圖，具體的差看方法https://blog.csdn.net/qijitao/article/details/51371434

二、LUT實(shí)現(xiàn)原理

LUT中文名字叫查找表。以7系列的FPGA為例，每一個(gè)Slice里面有四個(gè)LUT。FPGA就是通過(guò)LUT實(shí)現(xiàn)大量的組合邏輯，以及SLICEM里面的LUT還可以構(gòu)成RAM,Shift Register，以及Multiplexers。這篇文章我們一起來(lái)學(xué)習(xí)LUT如何構(gòu)成組合邏輯。

LUT，中文名字叫做查找表，其原理其實(shí)也就是一個(gè)一個(gè)查找表，根據(jù)輸入去找到相應(yīng)位置的信號(hào)，然后做輸出。說(shuō)白了就好像一個(gè)小容量的ROM，把輸入當(dāng)作地址信號(hào)，對(duì)LUT里面預(yù)存的內(nèi)容進(jìn)行尋址。

7系列的FPGA的LUT有6個(gè)輸入端口（A1-6），然后有兩個(gè)輸出端口（O5,O6）。下圖是SLICEL里面的LUT。

其可以實(shí)現(xiàn)6輸入的布爾組合邏輯函數(shù)，輸入信號(hào)為A1,A2,A3,A4,A5,A6,輸出端口為O6。如下

O6=f(A1,A2,A3,A4,A5,A6)

其實(shí)現(xiàn)方式就是將輸入（A1,A2…A6）對(duì)應(yīng)的輸出在LUT里面預(yù)存好（這一步在我們用bit文件配置FPGA時(shí)實(shí)現(xiàn)），然后把輸入信號(hào)當(dāng)作地址信號(hào)去把對(duì)應(yīng)的輸出信號(hào)調(diào)出來(lái)。

同樣其還可以構(gòu)成兩個(gè)5輸入的布爾組合邏輯函數(shù)，其中這兩個(gè)函數(shù)共用5個(gè)輸入信號(hào)（A1,A2,A3,A4,A5），A6被拉高，O5,O6分別是兩個(gè)布爾邏輯的輸出。

O5=f(A1,A2,A3,A4,A5)

O6=f(A1,A2,A3,A4,A5)

故這也相當(dāng)于實(shí)現(xiàn)的是一個(gè)5輸入2輸出的邏輯函數(shù)。

[O5,O6]=f(A1,A2,A3,A4,A5)

二、LUT提升

總結(jié)一下，就好比單個(gè)LUT里面可以預(yù)存 2^6=64個(gè)結(jié)果。那么單個(gè)LUT可以實(shí)現(xiàn)

（1）輸入信號(hào)最多為6bit，輸出信號(hào)為1bit的的布爾邏輯函數(shù)；

（2）輸入信號(hào)最多為5bit，輸出信號(hào)為2bit的邏輯。

一個(gè)SLICE里面有四個(gè)LUT故最多可以預(yù)存的輸出信號(hào)個(gè)數(shù)為 26*4=28。

因此在一個(gè)SLICE里面，借助選擇器將多個(gè)LUT進(jìn)行互連，可以實(shí)現(xiàn)輸入數(shù)，輸出數(shù)最多為如下所示的邏輯。

（1）2個(gè)LUT通過(guò)互連可以構(gòu)成7bit輸入，單bit輸出的邏輯。實(shí)現(xiàn)方式為兩個(gè)LUT的輸入信號(hào)A1,A2,A3,A4,A5,A6接到一起，輸出信號(hào)經(jīng)過(guò)選擇器選擇輸出，選擇器的選擇信號(hào)也是邏輯函數(shù)的一個(gè)輸入信號(hào)。

將邏輯函數(shù)的輸出送到Storage Element便可以形成同步時(shí)序邏輯。

（2）4個(gè)LUT通過(guò)互連可以構(gòu)成8bit輸入，單bit輸出的邏輯。實(shí)現(xiàn)方式大家可以根據(jù)上面的實(shí)現(xiàn)方式自行推理。

（3）2個(gè)LUT通過(guò)互連可以構(gòu)成6bit輸入，2bit輸出的邏輯。實(shí)現(xiàn)方式自行推理。

（4）4個(gè)LUT通過(guò)互連可以構(gòu)成7bit輸入，2bit輸出的邏輯。實(shí)現(xiàn)方式自行推理。

審核編輯 ：李倩