全新微縮之旅：延續(xù)摩爾定律的方法和DTCO的應(yīng)用

美國(guó)時(shí)間4月21日，應(yīng)用材料公司舉辦了“全新微縮之旅”大師課。期間，我們重點(diǎn)討論了要在未來(lái)若干年內(nèi)提升晶體管密度，芯片制造商正在尋求互補(bǔ)的兩條道路。其一是延續(xù)傳統(tǒng)的摩爾定律二維微縮，也就是使用EUV光刻和材料工程打造出更小的特征。另一條則是使用設(shè)計(jì)技術(shù)協(xié)同優(yōu)化（DTCO）和三維技巧，對(duì)邏輯單元布局進(jìn)行巧妙優(yōu)化，這樣無(wú)需對(duì)光刻?hào)啪噙M(jìn)行任何更改即可增加密度。這篇博客我們將英文博客原文摘選，一起回顧下該堂大師課程的技術(shù)精髓。

回顧二維微縮的發(fā)展

眾所周知，傳統(tǒng)的摩爾定律二維微縮定義了半個(gè)多世紀(jì)以來(lái)芯片行業(yè)的技術(shù)發(fā)展路線圖。在2000年前后的丹納德微縮時(shí)代，我們每?jī)赡陮⒕w管尺寸縮減50%。我們縮小了用于控制晶體管開(kāi)關(guān)狀態(tài)的柵極，其長(zhǎng)度定義了節(jié)點(diǎn)：90納米、65納米等等。我們成比例縮小了氧化柵極，芯片制造商由此享受到了性能、功率和面積成本(或稱“PPAC”)的同步改善?；厥走^(guò)往，這些進(jìn)步來(lái)得如此容易！

2000年到2010年間，柵極長(zhǎng)度和氧化柵極微縮達(dá)到了極限：我們可以對(duì)更小的特征進(jìn)行圖形化，但這并非沒(méi)有物理問(wèn)題，例如柵極泄漏和接觸電阻，這會(huì)抵消面積成本降低所帶來(lái)的性能和功率效益。于是我們過(guò)渡到了“等效微縮”，柵極長(zhǎng)度仍為30納米左右，物理氧化柵極的微縮陷入停滯。節(jié)點(diǎn)名稱不再與實(shí)際尺寸掛鉤。我們轉(zhuǎn)而使用應(yīng)變硅和高K值金屬柵極等材料工程工藝。如此一來(lái)，即使“面積和成本（AC）”改善有所放緩，我們?nèi)钥梢跃S持“性能和功率（PP）”效益。2010年往后，三維FinFET架構(gòu)誕生，使得PP和AC都更上一層樓。

當(dāng)光刻技術(shù)停留在193納米浸沒(méi)時(shí)，材料工程也同樣發(fā)揮了作用——將單程圖形化限制在約80納米柵距。雙重圖形化和四重圖形化分別使微縮能力進(jìn)一步達(dá)到40納米和20納米柵距。

了解EUV（極紫外光）——使圖形化更簡(jiǎn)單，卻令布線更加復(fù)雜

當(dāng)發(fā)展至5納米節(jié)點(diǎn)時(shí)，EUV技術(shù)應(yīng)運(yùn)而生，并成就了25納米柵間距圖形化。然而，要想讓EUV更具實(shí)用性，則需要新的材料工程技術(shù)。舉例而言，在EUV分辨率極限水平上，晶體管接觸通孔很難使用傳統(tǒng)的阻擋層加填充方法來(lái)填充金屬。因?yàn)榱艚o金屬布線的面積實(shí)在太小，并且還導(dǎo)致了接觸電阻呈指數(shù)增加。與此同時(shí)，“集成材料解決方案”（Integrated Materials Solutions）則可實(shí)現(xiàn)選擇性觸點(diǎn)沉積，幫助取消阻擋層的同時(shí)，還產(chǎn)生了更寬的低電阻接觸點(diǎn)。

微縮新方法及其挑戰(zhàn)

1.進(jìn)一步EUV微縮的方法

有沒(méi)有新的方法可以進(jìn)一步縮小尺寸？答案是肯定的，有如下兩條道路：

?持續(xù)的內(nèi)在微縮——即延用傳統(tǒng)的二維摩爾定律。也就是使用EUV光刻和材料工程打造出更小的特征。摩爾定律造就了3納米節(jié)點(diǎn)約一半的邏輯密度提高。

?使用技術(shù)協(xié)同優(yōu)化（DTCO）和三維技巧，對(duì)邏輯單元布局進(jìn)行巧妙優(yōu)化，實(shí)現(xiàn)3納米節(jié)點(diǎn)另外一半的邏輯密度提高。

2.EUV微縮面臨的材料工程新挑戰(zhàn)

使用EUV技術(shù)生成光子難度極大且成本高昂。因此，我們要讓EUV光刻使用的光子數(shù)量?jī)H為深紫外刻蝕的十分之一。此外，我們用EUV刻蝕的圖形（比如交替的線條和間隔）就會(huì)細(xì)很多。這樣一來(lái)，EUV光刻膠的厚度也會(huì)大大縮減，我們便能用更少的光子開(kāi)發(fā)光掩模圖形，而且這還有助于防止細(xì)圖形坍塌黏連。

在4月21日的大師課上，我們探討了使用EUV進(jìn)而延續(xù)芯片的微縮。前提是我們能同時(shí)解決材料工程和量測(cè)方法的六大關(guān)鍵問(wèn)題，如下所示：

?問(wèn)題一：糾正EUV光刻膠的隨機(jī)誤差

?問(wèn)題二：降低EUV圖形化成本

?問(wèn)題三：提高EUV圖形鍍膜的精度

?問(wèn)題四：在刻蝕晶圓之前確保光刻膠圖形的保真度

?問(wèn)題五：解決“邊緣布局錯(cuò)誤”

?問(wèn)題六：使用大數(shù)據(jù)和人工智能加快進(jìn)展

深入了解以上6個(gè)問(wèn)題請(qǐng)查看應(yīng)用材料公司4月14日的博客內(nèi)容https://blog.appliedmaterials.com/

使用技術(shù)協(xié)同優(yōu)化（DTCO）和環(huán)繞柵極（GAA）晶體管

如上所言，在3納米節(jié)點(diǎn)，50%的邏輯密度改進(jìn)來(lái)自“內(nèi)在微縮”，即傳統(tǒng)的二維微縮。而另外50%則來(lái)自“DTCO”，即設(shè)計(jì)技術(shù)協(xié)同優(yōu)化?！皟?nèi)在微縮”已經(jīng)為行業(yè)服務(wù)了50多年，而最近出現(xiàn)的DTCO則有助于彌補(bǔ)傳統(tǒng)摩爾定律微縮的放緩。DTCO為我們帶來(lái)了縮小邏輯單元、增加密度和改善面積成本的最新方法。

1.認(rèn)識(shí)DTCO

DTCO 指的是巧妙改變邏輯單元元件的布局，從而在不更改光刻?hào)啪嗟那闆r下實(shí)現(xiàn)晶體管的進(jìn)一步微縮。如今已有數(shù)種DTCO技巧用于芯片設(shè)計(jì)。例如，在隔離單個(gè)邏輯單元時(shí)，設(shè)計(jì)人員用單擴(kuò)散替代了雙擴(kuò)散，從而實(shí)現(xiàn)了明顯的微縮效果。設(shè)計(jì)師們還將每個(gè)晶體管的鰭片數(shù)量從三個(gè)減至兩個(gè)，這稱為“減鰭”（fin depopulation）處理。同樣，設(shè)計(jì)人員也在努力實(shí)現(xiàn)“柵極上觸點(diǎn)”（contact over gate），也就是將晶體管的電接觸從側(cè)面移到頂部。

在4月21日的大師課上，我們介紹了一項(xiàng)新涌現(xiàn)的創(chuàng)新成果——環(huán)繞柵極晶體管（詳情請(qǐng)點(diǎn)擊此處）。它利用了DTCO概念提升邏輯密度，同時(shí)改善芯片性能和功率。

2.認(rèn)識(shí)環(huán)繞柵極晶體管

2010年，F(xiàn)inFET的問(wèn)世標(biāo)志著芯片設(shè)計(jì)從平面二維晶體管轉(zhuǎn)向三維晶體管。而環(huán)繞柵極（GAA）晶體管則將成為繼FinFET之后芯片業(yè)最重大的設(shè)計(jì)轉(zhuǎn)變之一。

將GAA描述成“DTCO的一種形式”可能顯得不合常情，但它的確符合DTCO的定義：GAA是通過(guò)巧妙重排晶體管元件，在同等光刻?hào)啪嘞聦?shí)現(xiàn)高于FinFET的邏輯密度。值得慶幸的是，伴隨GAA而來(lái)的還有材料工程創(chuàng)新，這些創(chuàng)新成果將大大改善功率和性能。如下我們將逐一介紹GAA的面積節(jié)約效果、探討外延生長(zhǎng)和選擇性刻蝕的更多用處，并解釋“集成材料解決方案（Integrated Materials Solutions）”如何令GAA晶體管占用更小的空間、發(fā)揮更大的作用。

概念上講，GAA就像是把FinFET晶體管旋轉(zhuǎn)90度。柵極環(huán)繞在各溝道的全部四周——與只能從三面包圍溝道的FinFET相比又更上一個(gè)臺(tái)階。DTCO的優(yōu)點(diǎn)是邏輯單元在X和Y方向上都會(huì)縮小。設(shè)計(jì)師可以在保持性能不變的情況下大幅降低面積成本。不過(guò)，他們也許更有可能采取另一種做法：加寬納米片，以增加驅(qū)動(dòng)電流，從而將性能提高多達(dá)25%，同時(shí)將密度增加25%左右。

外延生長(zhǎng)和選擇性刻蝕對(duì)GAA功率和性能有至關(guān)重要的影響

從制造角度來(lái)看，GAA借用了許多成熟的FinFET制造工藝。然而，關(guān)鍵區(qū)別在于如何確定并控制溝道的寬度和均勻性。對(duì)于FinFET，溝道寬度由光刻和刻蝕決定，且往往存在易變性，這會(huì)降低晶體管性能。對(duì)于GAA，溝道寬度由更精確的外延生長(zhǎng)和選擇性刻蝕來(lái)定義，這能實(shí)現(xiàn)更高的溝道均勻性和晶體管性能。

GAA采用兩種外延生長(zhǎng)?？焖俚摹叭庋由L(zhǎng)”（blanket epitaxy）用于沉積交替的硅層和硅鍺層，以形成納米片形結(jié)構(gòu)。隨后，慢速的“選擇性外延生長(zhǎng)”（selective epitaxy）用來(lái)將應(yīng)力工程設(shè)計(jì)應(yīng)用于納米片形結(jié)構(gòu)，以優(yōu)化晶體管性能。最后，選擇性刻蝕用于去除硅鍺層——這些硅鍺層是“犧牲層”，僅用于輔助形成晶體管電子導(dǎo)通的溝道。

集成材料解決方案：縮小氧化柵極和高K值金屬柵極新方法

溝道需要經(jīng)過(guò)進(jìn)一步設(shè)計(jì)，以提升晶體管性能。我們需要沉積一個(gè)柵極氧化層，從全部四周包圍溝道。氧化柵極越薄，驅(qū)動(dòng)電流就越高（這能優(yōu)化開(kāi)關(guān)性能），漏電流也越低，從而減少功率浪費(fèi)和發(fā)熱。事實(shí)上，氧化柵極微縮已停滯多年，這方面的突破對(duì)芯片制造商來(lái)說(shuō)無(wú)疑是好消息。

接下來(lái)還要以高K值金屬柵極堆疊來(lái)包圍氧化柵極，高K值金屬柵極堆疊負(fù)責(zé)控制晶體管開(kāi)關(guān)狀態(tài)。設(shè)計(jì)這種柵極極其困難，因?yàn)镚AA溝道之間的間距通常只有10納米，遠(yuǎn)小于FinFET的溝道間距。金屬柵極堆疊的寬度需要經(jīng)過(guò)專門設(shè)計(jì)，以針對(duì)具體的終端市場(chǎng)，從電池供電移動(dòng)設(shè)備到高性能服務(wù)器等等，優(yōu)化芯片功率和性能。業(yè)界需要一種能在極小的空間內(nèi)實(shí)現(xiàn)閾值調(diào)諧的解決方案。

應(yīng)用材料公司已經(jīng)準(zhǔn)備好了覆蓋范圍最廣泛的GAA制造產(chǎn)品線，包含涉及外延生長(zhǎng)、原子層沉積和選擇性刻蝕的全新生產(chǎn)步驟，以及兩項(xiàng)全新的用于制造理想GAA氧化柵極和金屬柵極的集成材料解決方案（Integrated Materials Solutions?）。

更多思考：我們還能把晶體管和芯片縮小到什么程度？

回顧4月21日的“全新微縮之旅”大師課詳細(xì)介紹了兩種微縮方法：用EUV推進(jìn)傳統(tǒng)的摩爾定律二維微縮，以及采用DTCO技巧（如“GAA晶體管”）。有了EUV，微縮面臨的挑戰(zhàn)已不在于圖形化，而是在于電阻隨晶體管觸點(diǎn)和布線的不斷縮小而呈指數(shù)增長(zhǎng)。在美國(guó)時(shí)間5月26日的“大師課”上，我們還將繼續(xù)探討這些挑戰(zhàn)，并一起了解背面配電網(wǎng)絡(luò)和異構(gòu)集成。

相關(guān)閱讀：
1.博客1——New Ways to Shrink: Further EUV Scaling Depends on Materials Engineering and Metrology Breakthroughs：https://blog.appliedmaterials.com/new-ways-shrink-further-euv-scaling-depends-materials-engineering-and-metrology-breakthroughs

2.博客2——Newer Ways to Shrink：https://blog.appliedmaterials.com/newer-ways-shrink

3.“全新微縮之旅”大師課鏈接：https://investor.appliedmaterials.com/events/event-details/new-ways-shrink-master-class

4.應(yīng)用材料公司微信公眾號(hào)文章：https://mp.weixin.qq.com/s/LHyt9J6VWGwmM1f4c2AI2g