0
  • 聊天消息
  • 系統(tǒng)消息
  • 評(píng)論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會(huì)員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識(shí)你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

VIO在chipscope上的使用

FPGA設(shè)計(jì)論壇 ? 來源:CSDN技術(shù)社區(qū) ? 作者:CSDN技術(shù)社區(qū) ? 2022-06-12 15:51 ? 次閱讀

一般情況下ILA和VIO都是用在chipscope上使用,VIO可以作為在chipscope時(shí)模擬IO。

ec87ee0a-e6e0-11ec-ba43-dac502259ad0.png

譬如:

在使用chipscope時(shí)需要使用按鍵出發(fā),但是沒有設(shè)計(jì)按鍵或者板子不再身邊,所以需要模擬按鍵輸入還有其他信號(hào)的輸出。

參數(shù)配置,配置輸入探針數(shù)量和輸出探針數(shù)量。分別可以設(shè)置0-256個(gè)。

ecb6e638-e6e0-11ec-ba43-dac502259ad0.png

probe in ports參數(shù)配置,配置數(shù)據(jù)探針位寬

ece0e0dc-e6e0-11ec-ba43-dac502259ad0.png

probe out port:參數(shù)配置輸出探針的數(shù)據(jù)位寬,及初始化數(shù)據(jù)(in hex)

ecffa35a-e6e0-11ec-ba43-dac502259ad0.png

在hw_vio界面加入配置的輸入及輸出探針,并且對(duì)應(yīng)的參數(shù)可以設(shè)置.

1、模擬的按鍵IO,可以設(shè)置成active_high buttom.

2、對(duì)于輸出參數(shù),可以設(shè)置成text

對(duì)于里面設(shè)置的值,就是觸發(fā)后信號(hào)保持的狀態(tài)數(shù)據(jù)

ed5112a8-e6e0-11ec-ba43-dac502259ad0.png

在hw_ILA界面,將ila的信號(hào)探針數(shù)據(jù)加入Trigger setup和waveform中。只要在

eda0d61c-e6e0-11ec-ba43-dac502259ad0.png

number of windows:指采樣窗口個(gè)數(shù)。

window data depth:采樣深度,要考慮能完整采樣一幀數(shù)據(jù)以上,圖上采樣深度是128K = 131072 / 1024

trigger position in window:窗口出發(fā)位置就是指紅色那根T線。設(shè)置一個(gè)參數(shù)為的是能正常等待出發(fā)。如果設(shè)置這個(gè)值為0,那么就不需要任何觸發(fā)按鍵或者觸發(fā)源來觸發(fā)。所以需要設(shè)定一個(gè)值

edcce5cc-e6e0-11ec-ba43-dac502259ad0.png

edf202f8-e6e0-11ec-ba43-dac502259ad0.png

按啟動(dòng)運(yùn)行按鈕,讓ila處于waiting for trigger模式,等待出發(fā),然后再hw_vios上觸發(fā)模擬復(fù)位按鈕,

ee18a732-e6e0-11ec-ba43-dac502259ad0.png

就會(huì)出發(fā)對(duì)應(yīng)的信號(hào)。

ee7026d8-e6e0-11ec-ba43-dac502259ad0.png

代碼實(shí)例化如圖所示。

ILA_wrapper ILA(

.clk ( ),

.probe0 ( ),

.probe1 ( ),

.probe_out0 ( ),

.probe_out1 ( ),

.probe_in0 ( )

)

原文標(biāo)題:vivado VIO (virtual input output)虛擬IO使用

文章出處:【微信公眾號(hào):FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

審核編輯:湯梓紅
聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點(diǎn)僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場(chǎng)。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請(qǐng)聯(lián)系本站處理。 舉報(bào)投訴
  • VIO
    VIO
    +關(guān)注

    關(guān)注

    0

    文章

    11

    瀏覽量

    10027
  • Chipscope
    +關(guān)注

    關(guān)注

    0

    文章

    16

    瀏覽量

    11924
  • 模擬io
    +關(guān)注

    關(guān)注

    0

    文章

    5

    瀏覽量

    2417

原文標(biāo)題:vivado VIO (virtual input output)虛擬IO使用

文章出處:【微信號(hào):gh_9d70b445f494,微信公眾號(hào):FPGA設(shè)計(jì)論壇】歡迎添加關(guān)注!文章轉(zhuǎn)載請(qǐng)注明出處。

收藏 人收藏

    評(píng)論

    相關(guān)推薦

    XILINX FPGA Debug with VIO and TCL

    提供的軟核,通過Xilinx開發(fā)環(huán)境和jtag下載線可以PC獲知FPGA內(nèi)部邏輯信號(hào)的狀態(tài),也能輸出信號(hào)給FPGA內(nèi)部邏輯。TCL是一種通用的EDA工具腳本語言。Xilinx開發(fā)環(huán)境提供了一個(gè)很
    發(fā)表于 03-08 15:29

    求問為什么使用chipscope的時(shí)候時(shí)鐘連不上?

    是不是使用chipscope Inserter的時(shí)鐘沒有把時(shí)鐘連接好,我使用的是Virtex-7,使用了差分信號(hào)輸入(V-7貌似沒有全局時(shí)鐘輸入,于是選擇了差分信號(hào)的系統(tǒng)時(shí)鐘。)chips
    發(fā)表于 09-29 16:26

    使用VIO IPISE Design SUite軟件中調(diào)試時(shí)遇到以下錯(cuò)誤該怎么辦?

    大家好。我使用VIO IPISE Design SUite軟件中調(diào)試設(shè)計(jì)。當(dāng)我運(yùn)行工具有以下錯(cuò)誤:檢查擴(kuò)展設(shè)計(jì)...錯(cuò)誤:NgdBuild:604 - 類型為'chipscope_vio'的邏輯塊
    發(fā)表于 08-02 08:10

    Chipscope中的ILA,VIO和ATC2有什么區(qū)別?

    HI,Chipscope中的ILA,VIO和ATC2有什么區(qū)別?問候Naveen G K.謝謝娜文G K.
    發(fā)表于 03-31 10:09

    AD7982的VREF與VDD/VIO之間是否有時(shí)序要求?

    你好, AD7982的VREF與VDD/VIO之間是否有時(shí)序要求?手冊(cè)里沒查到。 目前我們的設(shè)計(jì)中,VREF(5V)先于VDD(2.5V)和VIO(2.5V)電,不知是否會(huì)有問
    發(fā)表于 12-14 06:44

    Chipscope學(xué)習(xí)教程

    本教程假定用戶已有安裝好仿真、綜合、ISE 和相應(yīng)的Chipscope,教程使用的環(huán)境如 下: 仿真:Modelsim 5.8 綜合:Synplify pro 7.5.1 布局:ISE 6.2 分析:Chipscope 6.2
    發(fā)表于 05-10 14:49 ?0次下載
    <b class='flag-5'>Chipscope</b>學(xué)習(xí)教程

    CHipScoPe使用

    chipscope是一款在線邏輯分析儀,可實(shí)時(shí)有效的檢查FPGA內(nèi)部設(shè)計(jì)電路各需求中間節(jié)點(diǎn)的信號(hào)波形。
    發(fā)表于 11-23 11:36 ?2次下載

    Chipscope的使用

    Xilinx chipscope使用方法,針對(duì)剛剛開始接觸FPGA的同學(xué),零基礎(chǔ)學(xué)習(xí)。
    發(fā)表于 03-21 16:57 ?1次下載

    ChipScope使用示例

    Xilinx FPGA工程例子源碼:ChipScope使用示例
    發(fā)表于 06-07 14:13 ?7次下載

    Xilinx FPGA ChipScope的ICON/ILA/VIO核使用

    使用ChipScope有兩種方式: 第一種,使用CoreInsert,可參考下面鏈接: 這種方法可以快速的使用ICON和ILA核,以及ATC2核,而且不必修改原代碼。缺點(diǎn)是不能使用其他核,如VIO
    發(fā)表于 02-09 05:19 ?1047次閱讀
    Xilinx FPGA <b class='flag-5'>ChipScope</b>的ICON/ILA/<b class='flag-5'>VIO</b>核使用

    ise中chipscope的使用

     本文介紹了ise中chipscope的使用
    發(fā)表于 09-15 17:38 ?8次下載

    SDK和ChipScope配合工作

    如果使用ZC702單板內(nèi)置的digilent電纜,SDK 14.6 和 ChipScope 14.6配合工作,可能會(huì)有問題,ChipScopeSDK 調(diào)試軟件時(shí)不能觸發(fā),“Trigger
    發(fā)表于 11-22 15:19 ?2759次閱讀

    chipscope使用教程以及FPGA在線調(diào)試的方法

    本文檔內(nèi)容介紹了基于chipscope使用教程以及FPGA在線調(diào)試的方法,供參考
    發(fā)表于 03-02 14:09 ?9次下載

    VIOchipscope有多大優(yōu)勢(shì)?

    信號(hào)線設(shè)置成類似于CPU總線的結(jié)構(gòu),監(jiān)測(cè)計(jì)數(shù)器或者狀態(tài)寄存器編成相應(yīng)的地址,輪詢讀取回PC,PC通過TCL或者其它語言捕獲數(shù)據(jù)。甚至可以將多個(gè)FPGA芯片都通過VIO進(jìn)行調(diào)試,遠(yuǎn)程操作,效率也可以大大提升。另外,也可以設(shè)置專
    的頭像 發(fā)表于 07-19 10:19 ?6879次閱讀
    <b class='flag-5'>VIO</b>比<b class='flag-5'>chipscope</b>有多大優(yōu)勢(shì)?

    Vivado之VIO原理及應(yīng)用

    虛擬輸入輸出(Virtual Input Output,VIO)核是一個(gè)可定制的IP核,它可用于實(shí)時(shí)監(jiān)視和驅(qū)動(dòng)內(nèi)部FPGA的信號(hào),如圖所示。 ? ? 可以定制VIO的輸入和輸出端口的數(shù)量與寬度,用于
    的頭像 發(fā)表于 09-23 16:11 ?8709次閱讀
    Vivado之<b class='flag-5'>VIO</b>原理及應(yīng)用