克服向PCIe Gen3遷移的SoC設計挑戰(zhàn)

PCI-SIG 工作組打算發(fā)布每代信號速率翻倍的 PCI Express （PCIe） 版本。從 Gen1 開始，2.5 GT/s 的信令速率在 Gen2 中翻倍至 5 GT/s，原計劃在 Gen3 中翻倍至 10 GT/s。PCIe Gen1 和 Gen2 協(xié)議中的編碼需要 20% 的開銷，因此有效數(shù)據(jù)鏈路速率分別為 2 GT/s 和 4 GT/s。

該小組為 Gen3 確定了兩個選擇：將信令速率提高到 10 GT/s，保持協(xié)議的 20% 開銷不變，或者指定 8 GT/s 的較低信令速率和較低的編碼開銷。在對擴展 PCIe 互連帶寬的技術可行性進行了六個月的分析后，該小組確定可以采用主流硅工藝技術制造 8 GT/s。他們還確定 PCIe 可以與現(xiàn)有的低成本材料和基礎設施一起部署，同時保持與 PCIe 堆棧的完全兼容性。

通過將編碼要求從 8b/10b 提高到 128b/130b，新協(xié)議將編碼開銷降低到 1-2%。因此，PCIe Gen3 提供了 7.99 GT/s 的有效鏈接速率，從而使 PCIe Gen2 的有效鏈接速率翻了一番。編碼方案的改變還包括如下的加擾/解擾算法：x23 + x21 + x16 + x8 + x5 + x2 + 1。

PHY 實施挑戰(zhàn)：發(fā)送、接收

抖動會阻礙大多數(shù)通信鏈路的完整性。這在高數(shù)據(jù)速率通信的情況下更為明顯。為了有效應對這些挑戰(zhàn)，工程師需要最大限度地減少產(chǎn)生的抖動并最大限度地提高抖動容限。在傳輸過程中，鎖相環(huán)形式的時鐘生成需要產(chǎn)生盡可能少的噪聲和抖動。

為此，一些設計人員實施了環(huán)形振蕩器，而其他設計人員則選擇了電感電容 （LC） 振蕩器。環(huán)形振蕩器會產(chǎn)生更多抖動，但在 5 GT/s PCIe Gen2 PHY 中仍然可以管理。然而，對于 8 GT/s 的 Gen3，LC 振蕩器的較低抖動，特別是降低隨機抖動，有助于將誤碼率降低到優(yōu)于所需的 10 -12。

PCIe Gen3 還集成了可選的擴頻時鐘生成 （SSCG），以降低電磁干擾 （EMI） 的頻譜密度。如果沒有 SSCG，PCIe Gen3 將在時鐘頻率及其諧波上分布的許多窄帶上輻射 EMI。這導致頻譜在某些頻率下可能超過 FCC 和其他監(jiān)管限制（日本的 JEITA 和歐洲的 IEC）的 EMI。出于這個原因，一些制造商使用 SSCG 在消費產(chǎn)品中實施 PCIe Gen3 并且仍然滿足 EMI 監(jiān)管要求。

PCIe Gen3 的最大損耗通道需要傳輸去加重和接收均衡。隨著數(shù)據(jù)速率增加到 8 GT/s，板載數(shù)據(jù)損失增加，因為傳輸線充當?shù)屯?a href="http://www.ttokpm.com/tags/濾波器/" target="_blank">濾波器并衰減更高頻率的傳輸。結果：數(shù)據(jù)看起來已損壞。Gen3 建議對發(fā)射機進行去加重以提升高端頻率并去加重低頻。在 Gen3 中，去加重已增加到 7.5 dB，最小上升時間為 19 ps，而 Gen2 規(guī)范為 6.5 dB，最小上升時間為 30 ps。建議為 PCIe Gen3 發(fā)送器使用三抽頭前饋均衡器。

在接收端，傳輸需要從盡可能多的抖動和噪聲中恢復。不同的 PHY 實現(xiàn)使用不同的均衡方案。一些使用連續(xù)時間線性均衡 （CTLE），已證明足以滿足 5 GT/s 傳輸。但是，除了 CTLE，8 GT/s 傳輸還需要接收端的另一個階段，即決策反饋均衡 （DFE）。當適當平衡時，與完全依賴 DFE 相比，這兩種方案可以最大限度地降低功耗。這種平衡的兩級方法以盡可能低的功耗實現(xiàn)開放式眼圖。

具有較少抽頭數(shù)的 DFE 實施可降低功耗。通過使用必要的通道模型和平衡的 CTLE-DFE 進行廣泛的系統(tǒng)分析，設計人員可以優(yōu)化 DFE 中使用的抽頭數(shù)量。MoSys 的 PHY 實施已經(jīng)在 10 GT/s SERDES 芯片中驗證了該架構。

控制器-PHY 互操作

集成 PCIe Gen3 鏈路的片上系統(tǒng) （SoC） 設計必須同時處理控制器（也稱為 MAC 或鏈路層）和 PHY，如圖 1 所示?？刂破髋c SoC 的其余部分接口一方面通過片上總線，另一方面通過 PHY。PHY 接口由 PHY Interface for PCI Express （PIPE） 規(guī)范明確定義。因此，作為起點，控制器和 PHY 都必須遵守 PIPE 規(guī)范，以保持合規(guī)性并確?；ゲ僮餍?。

圖 1：為確?；ゲ僮餍裕刂破骱?PHY 必須與符合 PIPE 規(guī)范的 SoC 設計接口。

其他關鍵點

PCIe Gen3 需要幾個其他相關實現(xiàn)，包括 3 dB、12 dB 和 20 dB 的三個不同的分線通道；800 mV 至 1，200 mV 的差分輸出電壓，具有 400 mV 的低功率選項；和交流耦合和標稱 100 歐姆差分終端。直流和奈奎斯特頻率下的差分回波損耗分別為 10 dB 和 15 dB。

MoSys 的 PCIe Gen3 IP 塊實現(xiàn)滿足當前在 v0.71 中發(fā)布的所有要求，并提供 GDSII 文件中的物理介質附件 （PMA） 解決方案和作為可綜合 Verilog 寄存器傳輸級別的物理編碼子層 （PCS）。

IP 準備就緒

借助128b/130b 編碼方案和加擾多項式，PCIe Gen3 提出了許多傳輸和接收問題，所有這些問題都在最新規(guī)范中得到解決。MoSys 在當前可用的電氣兼容 IP 塊中集成了 PCIe Gen3 功能，使 SoC 設計團隊能夠繼續(xù)設計過程并在新產(chǎn)品中利用更高的 8 GT/s 速度。根據(jù)規(guī)范，這些模塊向后兼容早期規(guī)范的 2.5 GT/s 和 5 GT/s 速度。

作者：Ali Burney，Prasad Saggurti

審核編輯：郭婷