0
  • 聊天消息
  • 系統(tǒng)消息
  • 評論與回復(fù)
登錄后你可以
  • 下載海量資料
  • 學(xué)習(xí)在線課程
  • 觀看技術(shù)視頻
  • 寫文章/發(fā)帖/加入社區(qū)
會員中心
創(chuàng)作中心

完善資料讓更多小伙伴認(rèn)識你,還能領(lǐng)取20積分哦,立即完善>

3天內(nèi)不再提示

FPGA高速收發(fā)器的高速Serdes均衡技術(shù)

要長高 ? 來源:國產(chǎn)FPGA之家 ? 作者:大木匠 ? 2022-06-17 11:54 ? 次閱讀

高速Serdes均衡技術(shù)介紹

FPGA高速收發(fā)器的接收通道上有2種均衡模式:CTLE(連續(xù)時間線性均衡)和DFE(判決反饋均衡)。1連續(xù)時間線性均衡

CTLE(連續(xù)時間線性均衡)是一種應(yīng)用于接收的線性濾波器,可衰減低頻信號分量,放大奈奎斯特頻率附近的分量,并衰減更高頻率,這樣就抵消了通道的低通特性。如下圖所示,可以調(diào)整 CTLE 增益以優(yōu)化低頻衰減與高頻放大的比率。CTLE的缺點是放大高頻分量的同時噪聲和串?dāng)_也被放大。和上一篇提到的發(fā)送預(yù)加重一樣,兩者都通過反轉(zhuǎn)通道的低通特性來解決通道損耗的問題,所以它們的功能其實很相似。在GT wizard中選擇LPM 模式就是使用CTLE模式,F(xiàn)PGA里面的CTLE參數(shù)已經(jīng)是自動調(diào)整了,不需要我們?nèi)ピO(shè)置。CTLE模式的功耗比DFE模式小10%-15%,在通道損耗小于12db時候建議使用LPM模式。板內(nèi)互聯(lián)情況下通道衰減基本上都小于12db,使用LPM模式是一個比較好的的選擇。

pYYBAGKr-nSAOVK_AANSTdioqCc851.png

2判決反饋均衡

DFE(判決反饋均衡)是一種非線性均衡器,在上一篇文章里面我們提到發(fā)送數(shù)據(jù)在經(jīng)過有損通道后,高頻成分被衰減,帶來的影響是前一個bit數(shù)據(jù)污染了后來一個數(shù)據(jù),引起了ISI(碼間干擾)。

DFE的解決思路是:如果我們知道前一個bit對后面幾個bit的影響有多大,在收到后面bit的時候把前面bit的影響去除,那就得到了干凈的數(shù)據(jù)。下圖中Rx框圖內(nèi)是DFE模塊的結(jié)構(gòu)。

pYYBAGKr-nqANCeiAAFUQ3BK-EU726.png

這個是1個tap的判決反饋均衡器,Tx發(fā)送的數(shù)據(jù)是0-1-0, 經(jīng)過有損通道后因為ISI的影響,我們可以看到圖中紅圈接收的0-1-0 波形有些畸變。我們假設(shè)前一個數(shù)據(jù)對后面的數(shù)據(jù)影響因素是10%。

DFE 模塊中的slicer切片器就是一個采樣保持器。串行數(shù)據(jù)經(jīng)過CDR后恢復(fù)出時鐘,時鐘會在數(shù)據(jù)的中心位置采樣數(shù)據(jù)。采樣數(shù)據(jù)1經(jīng)過延遲0.5個符號周期(UI)后,把采樣數(shù)據(jù)1乘0.1也就是衰減10%,在后續(xù)接收到數(shù)據(jù)0時候減去衰減10%的前一個接收數(shù)據(jù)1,這樣我們就消除了前面的數(shù)據(jù)1對后面數(shù)據(jù)0的影響。這就是判決-反饋的含義。

我們可能有些疑問為何延遲不是1個符號周期,而是0.5個符號周期?下圖是不使用DFE均衡,我們看到接收的眼圖比較小。

poYBAGKr-n-AO1oTAAN0aZfQt1Q408.png

下圖是使用DFE均衡后,眼圖張開的比上圖要大,我們注意紅圈位置是數(shù)據(jù)的變化沿,DFE延遲0.5個UI,因此在下一個數(shù)據(jù)的變化沿處就開始減去前一個bit帶來的影響,而不是只在數(shù)據(jù)的采樣位置才起作用,這樣的效果是整個的眼圖都變大了,所以DFE的眼圖看起來有不連續(xù)性。

pYYBAGKr-oSAesYgAAKQpvlGWoM192.png

3DFE特點介紹

DFE的優(yōu)點:

1)DFE和CTLE相比不會放大噪聲和串?dāng)_,數(shù)據(jù)經(jīng)過衰減很大的通道后接收的數(shù)據(jù)信號幅度已經(jīng)很小了,這個時候高頻的噪聲和串?dāng)_對信號影響就會很大。

2)在高速收發(fā)器通過背板連接的應(yīng)用中,因為過孔和連接器阻抗不匹配引起反射,通道的衰減就像圖中淺綠的線,在某些頻率點衰減很大。在這種情況下CTLE的效果就比較差,DFE的效果就會比較好。

poYBAGKr-oqAQqOrAAJoU0bDORE567.png

DFE的缺點:

1)設(shè)計DFE比CTLE難度大,這個是芯片設(shè)計的事情,我們不需要關(guān)心。

2)目前DFE的參數(shù)在FPGA中都是算法自動調(diào)整,不需要我們?nèi)ピO(shè)置,但是我們能看出DFE有一個錯誤傳播的特點,如果前面一個bit判斷錯誤,DFE算法會在后面幾個bit中起到負(fù)面作用。在使用8B10B編碼的協(xié)議而且數(shù)據(jù)沒有加擾的情況下,如果線路上長時間發(fā)送固定碼型會使得DFE自動調(diào)整算法漂移,引起負(fù)面效果。因此在8B/10B編碼而且數(shù)據(jù)沒有加擾的協(xié)議里面是不建議使用DFE的。我們都知道更高速的協(xié)議使用的都是64B/66B或者128B/130B編碼,這種編碼下數(shù)據(jù)都是加擾的。而且速率高通道衰減也大,所以DFE一般用在這種場合。

聲明:本文內(nèi)容及配圖由入駐作者撰寫或者入駐合作網(wǎng)站授權(quán)轉(zhuǎn)載。文章觀點僅代表作者本人,不代表電子發(fā)燒友網(wǎng)立場。文章及其配圖僅供工程師學(xué)習(xí)之用,如有內(nèi)容侵權(quán)或者其他違規(guī)問題,請聯(lián)系本站處理。 舉報投訴
  • FPGA
    +關(guān)注

    關(guān)注

    1620

    文章

    21510

    瀏覽量

    598896
  • 收發(fā)器
    +關(guān)注

    關(guān)注

    10

    文章

    3338

    瀏覽量

    105536
  • 濾波器
    +關(guān)注

    關(guān)注

    158

    文章

    7596

    瀏覽量

    176572
收藏 人收藏

    評論

    相關(guān)推薦

    FPGA高速收發(fā)器的GTX發(fā)送端解析

    ,其中PMA子層包含高速串并轉(zhuǎn)換(Serdes)、預(yù)/后加重、接收均衡、時鐘發(fā)生及時鐘恢復(fù)等電路。PCS子層包含8B/10B編解碼、緩沖區(qū)、通道綁定和時鐘修正等電路。對于GTX的發(fā)送
    的頭像 發(fā)表于 11-20 11:27 ?6341次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>高速</b><b class='flag-5'>收發(fā)器</b>的GTX發(fā)送端解析

    FPGA設(shè)計之GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器

    xilinx的7系列FPGA根據(jù)不同的器件類型,集成了GTP、GTX、GTH以及GTZ四種串行高速收發(fā)器,四種收發(fā)器主要區(qū)別是支持的線速率不同,圖一可以說明在7系列里面器件類型和支持的
    的頭像 發(fā)表于 11-20 12:08 ?1.9w次閱讀
    <b class='flag-5'>FPGA</b>設(shè)計之GTP、GTX、GTH以及GTZ四種串行<b class='flag-5'>高速</b><b class='flag-5'>收發(fā)器</b>

    視頻: Artix-7 FPGA:如何在大批量應(yīng)用中使用高速SerDes

    賽靈思 Artix-7 FPGA 是業(yè)界唯一的在低端器件上整合了高速收發(fā)器的方案,該方案提供了自適應(yīng)均衡、2D 眼圖以及IBIS-AMI仿真模型來簡化針對成本敏感型應(yīng)用的
    發(fā)表于 07-27 17:29

    FPGA高速收發(fā)器設(shè)計要遵循哪些原則?

    高速收發(fā)器(SERDES)的運用范圍十分廣泛,包括通訊、計算機(jī)、工業(yè)和儲存,以及必須在芯片與芯片/模塊之間、或在背板/電纜上傳輸大量數(shù)據(jù)的系統(tǒng)。但普通高速
    發(fā)表于 08-07 06:26

    FPGA高速收發(fā)器的設(shè)計原則有哪些?

    FPGA高速收發(fā)器設(shè)計原則高速FPGA設(shè)計收發(fā)器選擇需要考慮的因素
    發(fā)表于 04-09 06:53

    RocketIO收發(fā)器怎么實現(xiàn)高速通信?

    RocketIO收發(fā)器怎么實現(xiàn)高速通信?
    發(fā)表于 05-26 06:28

    FPGA高速收發(fā)器設(shè)計原則

    FPGA高速收發(fā)器設(shè)計原則 高速收發(fā)器(SERDES)的運用范圍十分廣泛, 包括通訊、計算機(jī)、
    發(fā)表于 04-07 22:26 ?1032次閱讀

    說說賽靈思(Xilinx )的FPGA 高速串行收發(fā)器

    賽靈思(Xilinx)公司FPGA器件的高速串行收發(fā)器類別如下
    發(fā)表于 02-11 11:11 ?6140次閱讀
    說說賽靈思(Xilinx )的<b class='flag-5'>FPGA</b> <b class='flag-5'>高速</b>串行<b class='flag-5'>收發(fā)器</b>

    高速ADC與高速串行收發(fā)器

    經(jīng)理。我從事FPGA工作已經(jīng)有12年了。他們中后5人的主要工作是高速串行收發(fā)器應(yīng)用。 我們今天在這里演示新的Linear Technology LTC2274模數(shù)轉(zhuǎn)換怎樣與具
    的頭像 發(fā)表于 06-20 05:28 ?4459次閱讀
    <b class='flag-5'>高速</b>ADC與<b class='flag-5'>高速</b>串行<b class='flag-5'>收發(fā)器</b>

    基于XilinxVirtex?-6FPGA 11.18 Gbps收發(fā)器高速互操作性

    和AFCT-701SDZ 10 Gbs以太網(wǎng)SFP +收發(fā)器產(chǎn)品與具有自適應(yīng)DFE的XilinxVirtex?-6FPGA 11.18 Gbps收發(fā)器高速互操作性。 Xilinx產(chǎn)品
    的頭像 發(fā)表于 04-14 11:53 ?4327次閱讀
    基于XilinxVirtex?-6<b class='flag-5'>FPGA</b> 11.18 Gbps<b class='flag-5'>收發(fā)器</b>的<b class='flag-5'>高速</b>互操作性

    Logos系列FPGA高速串行收發(fā)器(HSST)用戶指南

    電子發(fā)燒友網(wǎng)站提供《Logos系列FPGA高速串行收發(fā)器(HSST)用戶指南.pdf》資料免費下載
    發(fā)表于 09-26 10:25 ?24次下載
    Logos系列<b class='flag-5'>FPGA</b><b class='flag-5'>高速</b>串行<b class='flag-5'>收發(fā)器</b>(HSST)用戶指南

    介紹一種采用光SerDes而非電SerDes高速收發(fā)器

    同時介紹一種采用光電集成技術(shù)的,即采用光SerDes而非電SerDes高速收發(fā)器。
    的頭像 發(fā)表于 04-01 09:28 ?1413次閱讀

    高速串行收發(fā)器原理及芯片設(shè)計

    隨著信息技術(shù)的飛速發(fā)展,高速數(shù)據(jù)傳輸已成為現(xiàn)代通信和數(shù)據(jù)處理系統(tǒng)的核心。高速串行收發(fā)器(High-Speed Serial Transceiver)作為實現(xiàn)
    的頭像 發(fā)表于 05-16 16:54 ?629次閱讀

    FPGA高速收發(fā)器的來源

    本文主要講解的是FPGA高速收發(fā)器的來源,著重從三個方面解析,可能部分理解會存在有錯誤,想要不一致的可以來評論區(qū)交流哦。
    的頭像 發(fā)表于 07-18 11:13 ?329次閱讀
    <b class='flag-5'>FPGA</b><b class='flag-5'>高速</b><b class='flag-5'>收發(fā)器</b>的來源

    FPGA高速收發(fā)器的特點和應(yīng)用

    FPGA(Field Programmable Gate Array,現(xiàn)場可編程門陣列)高速收發(fā)器是現(xiàn)代數(shù)字通信系統(tǒng)中不可或缺的關(guān)鍵組件。它們以其高速、靈活和可編程的特性,在多個領(lǐng)域發(fā)
    的頭像 發(fā)表于 08-05 15:02 ?236次閱讀