FPD Link串行/解串芯片架構(gòu)介紹

Abstract

FPD Link 器件廣泛的應(yīng)用于汽車影音娛樂以及ADAS系統(tǒng)中高清視頻數(shù)據(jù)的傳輸。本文主要總結(jié)了FPD Link 串行、解串芯片的主要功能模塊的基本工作原理以及其在鏈路中的作用，便于工程師們快速理解和應(yīng)用FPD Link系列產(chǎn)品。

1. FPD Link系統(tǒng)架構(gòu)

在車載影音娛樂和ADAS系統(tǒng)中，由于汽車空間結(jié)構(gòu)的分配與限制，處理視頻數(shù)據(jù)的SoC 與顯示面板并不是布置在一起，獲取圖像的傳感器與ECU也不在一起，這就需要把SoC 或者圖像傳感器輸出的數(shù)據(jù)通過線束傳遞到顯示面板或者ECU中，如Figure 1所示。視頻數(shù)據(jù)一般都是RGB/HDMI/OLDI/DSI/CSI等并行的高速數(shù)據(jù)，如果將這些高速并行數(shù)據(jù)不經(jīng)串化處理而直接傳輸，要求接插件的針數(shù)較多，尺寸較大，同時(shí)線束的重量、數(shù)量和成本都會(huì)比較大，線束的安裝布局也會(huì)比較困難；同時(shí)，多條并行數(shù)據(jù)之間、數(shù)據(jù)與時(shí)鐘之間的傳輸相位可能會(huì)出現(xiàn)明顯的偏移，給系統(tǒng)帶來(lái)傳輸誤碼；由于并行數(shù)據(jù)數(shù)量眾多（有的多至30多位）且是單端信號(hào)，因此EMC設(shè)計(jì)難度也會(huì)大大增加；而且，并行數(shù)據(jù)只能單向傳輸，如果要實(shí)現(xiàn)系統(tǒng)的雙向通信需要額外的反向傳輸通道。

Figure 1. FPD Link典型應(yīng)用框圖

TI 在業(yè)界率先提出了串行、解串器（FPD Link）的方案，通過把發(fā)送端的多條并行數(shù)據(jù)（包括視頻和控制、語(yǔ)音等數(shù)據(jù)）轉(zhuǎn)換成單條的串行數(shù)據(jù)，在接收端再把串行的數(shù)據(jù)轉(zhuǎn)換恢復(fù)成顯示面板或者SoC能接收的并行視頻格式和低速控制信號(hào)， 如Figure 2所示，使上文中提到的所有問題都得以解決。

Figure 2. FPD Link信號(hào)結(jié)構(gòu)

TI FPD Link除了能夠完成視頻數(shù)據(jù)的傳輸，它還有其他一些特點(diǎn)：

POC (Power Over Cable)

由于視頻數(shù)據(jù)經(jīng)過了scramble 編碼，空出了低頻頻段，系統(tǒng)可以利用視頻傳輸線束的直流頻段，向遠(yuǎn)端的攝像頭供電，簡(jiǎn)化ADAS 系統(tǒng)遠(yuǎn)端攝像頭的供電設(shè)計(jì)。

雙向控制信號(hào)傳輸

類似于POC 的原理，F(xiàn)PD Link 器件可以利用視頻傳輸中的空閑時(shí)隙，雙向傳送控制信號(hào)，實(shí)現(xiàn)諸如遠(yuǎn)端器件的寄存器訪問、軟件配置、顯示器背光控制、觸屏中斷以及位置信息的上傳等。

集成信號(hào)調(diào)理技術(shù)

在部分應(yīng)用場(chǎng)景中視頻源與接收端距離比較遠(yuǎn)，線束較長(zhǎng)，信號(hào)幅度衰減較大。解串器中都集成了高速信號(hào)調(diào)理技術(shù)（Signal Conditioner）， 如 Adaptive Equalizer, CDR 等模塊，用于延長(zhǎng)視頻的傳輸距離。

支持多種視頻線束

TI FPD Link 支持高速差分線束（HSD）和銅軸（Coax）電纜。靈活的視頻線束選擇，使FPD Link 適用于多種應(yīng)用場(chǎng)景， 參見Figure 3。

Figure 3. FPD Link支持多種線束

2. FPD Link 串行芯片架構(gòu)介紹

在視頻數(shù)據(jù)的發(fā)送端是FPD Link 串行器（TX）。串行器主要包括了視頻接口、格式編碼器、串行器、時(shí)鐘電路、控制電路以及反向通道恢復(fù)電路，框圖如Figure 4。

Figure 4. FPD Link串行器典型的應(yīng)用框圖

2.1 視頻接口

常見的視頻接口有RGB、 OLDI、 HMDI、 DSI、 CSI、DP 等。一般一顆串行芯片只能支持一種視頻接口，設(shè)計(jì)者需要根據(jù)SoC（IVI）或者Sensor/ISP(ADAS)提供的視頻接口選擇合適的串行芯片。Figure 4為DS90UB953-Q1的內(nèi)部框圖，視頻接口為CSI-2，數(shù)據(jù)率為1.6Gbps/Lane, 一個(gè)CSI-2接口提供總共6.4Gbps的數(shù)據(jù)吞吐率，只要視頻數(shù)據(jù)率低于這個(gè)最大吞吐率就可以被傳輸。

2.2 視頻編碼成幀

如下Figure 5為DS90UB953-Q1的輸出幀格式。

Figure 5. DS90UB953-Q1前向通道幀結(jié)構(gòu)

紅藍(lán)綠數(shù)據(jù)是真正的視頻數(shù)據(jù)，灰色是GPIO/I2C/Audio/INT 信息，白色以及黃色是同步和DC balance 位。不同的FPD Link產(chǎn)品的這個(gè)字符串長(zhǎng)度會(huì)有差異，91x產(chǎn)品為14bit, 933 是28bit, 935/953為40bit， 94x 為35bit。前向通道的數(shù)據(jù)速率不僅和幀長(zhǎng)相關(guān)，也和視頻數(shù)據(jù)的PCLK相關(guān)。以933為例：對(duì)于12-bit mode，把每三個(gè)像素的數(shù)據(jù)分發(fā)入兩幀，每幀數(shù)據(jù)為28bits，所以線束中的數(shù)據(jù)率line rate = ?PCLK × (2/3) × 28，如果取?PCLK = 100 MHz， line rate = (100 MHz) ×(2/3) × 28 = 1.87 Gbps；對(duì)于10-bit mode，把每?jī)蓚€(gè)像素分入同一幀中，每幀數(shù)據(jù)為28bits，則line rate = ?PCLK/2 × 28；取?PCLK = 100 MHz, line rate = (100 MHz/2) × 28 =1.40 Gbps。

對(duì)于935或者953來(lái)說，每幀數(shù)據(jù)為40bits，每一幀里邊可以包含4個(gè)CSI -2 端口輸出的8bits，其它為GPIO/INT/I2S信息。對(duì)于synchronous mode，line rate = Ref_CLK × 160, Ref_CLK 為23~26MHz；對(duì)于nonsynchronous mode, line rate = Ref_CLK × 80, Ref_CLK 為 25~52MHz。

這些數(shù)據(jù)幀后續(xù)會(huì)經(jīng)過串行器的8B/10B或者scramble擾碼，實(shí)現(xiàn)數(shù)據(jù)的DC均衡，方便鏈路的AC 耦合傳輸，同時(shí)，數(shù)據(jù)經(jīng)過擾碼以后使得帶寬范圍變?yōu)閇Line rate/20, Line rate/2]，單位為Hz。

2.3 時(shí)鐘模塊

FPD Link發(fā)送方向的信號(hào)流向?yàn)椋阂曨l源模塊以PCLK頻率輸出的并行信號(hào)，輸入給加串器，然后經(jīng)過加串器內(nèi)部的8B/10B編碼器或擾碼器 (Scrambler)，以更高速時(shí)鐘進(jìn)行并串轉(zhuǎn)換，之后串行數(shù)據(jù)再經(jīng)過驅(qū)動(dòng)器 (Driver)發(fā)送出去。因?yàn)榇衅靼训退俚牟⑿休斎霐?shù)據(jù)串化到高速的串行數(shù)據(jù)，數(shù)據(jù)率提升很多倍，所以串行器需要從輸入的低速時(shí)鐘中通過PLL + VCO的方式生成一個(gè)高速時(shí)鐘。

時(shí)鐘模塊主要是為整個(gè)系統(tǒng)提供參考時(shí)鐘，確保系統(tǒng)同步工作。串行器的參考時(shí)鐘可以有幾個(gè)選擇：

a. SoC視頻接口提供的隨路時(shí)鐘； b. 本地提供的晶體或者晶振時(shí)鐘；c. 從反向通道中恢復(fù)的解串器提供的參考時(shí)鐘；d.芯片自身集成的時(shí)鐘振蕩電路。工程師選取芯片特定的參考時(shí)鐘模式后，時(shí)鐘模塊會(huì)將相應(yīng)的時(shí)鐘分發(fā)到芯片的各個(gè)模塊中，包括幀編碼模塊、串行器模塊和鎖相環(huán)，從而保證整個(gè)芯片乃至整個(gè)系統(tǒng)工作時(shí)鐘源一致，避免FIFO的溢出和空載，也避免視頻數(shù)據(jù)的行場(chǎng)、幀場(chǎng)同步信息紊亂。

時(shí)鐘模塊是串行器很關(guān)鍵的一部分，它的抖動(dòng)性能決定了串行器輸出高速信號(hào)的質(zhì)量。時(shí)鐘模塊是一個(gè)模擬部件，對(duì)輸入?yún)⒖紩r(shí)鐘的抖動(dòng)、電源噪聲都比較敏感。設(shè)計(jì)者需要特別注意這部分的電路設(shè)計(jì)以及器件選型。Figure 6 是953對(duì)回傳通道輸入信號(hào)和CSI輸入時(shí)鐘抖動(dòng)的要求。

Figure 6. DS90UB953-Q1對(duì)輸入時(shí)鐘抖動(dòng)的要求

2.4 I2C 控制模塊

FPD Link 器件除了可以被本地控制器通過I2C訪問，還可以通過I2C訪問對(duì)端的器件以及掛在對(duì)端器件上的其他器件，比如MCU、Image Sensor。在手冊(cè)中，我們定義串行器為SER Device，解串器為DeSER Device，掛在SER/DeSER上的其他器件為Slave Device。當(dāng)要通過SER 訪問DeSER側(cè)的Slave Device A時(shí)，在SER 設(shè)置Slave ID_x = Slave Alias ID_x = Slave Device A 的I2C地址Slave Alias ID_x即可。 這樣SER就可以直接訪問對(duì)端對(duì)應(yīng)的Slave Device了。

2.5 反向數(shù)據(jù)通道

反向通道是TI 獨(dú)有的專利技術(shù)（專利號(hào)US20120002573），是指與視頻反方向的低速數(shù)據(jù)通道，即從解串芯片到串行芯片，用于傳輸GPIO/INT/I2C等控制信號(hào)。利用頻分雙工的原理，解串芯片把這些低速控制信號(hào)組成一個(gè)固定30比特幀長(zhǎng)的數(shù)據(jù)幀，如Figure 7所示，并調(diào)制到一個(gè)固定的不隨前向視頻數(shù)據(jù)率的改變而改變的傳輸頻率。為了減少反向通道對(duì)前向通道的頻率干擾，反向通道采用了較低的傳輸頻率：例如在953+ 954的應(yīng)用中，當(dāng)芯片配置在sync mode下，反向通道的速率是50Mbps；當(dāng)芯片配置在non-sync mode下，反向通道的速率是10Mpbs；在933+954的應(yīng)用中，反向通道的速率為2.5Mbps。954的反向通道還可以傳送同步時(shí)鐘，這樣攝像頭模塊就可以不需要本地晶振，減少了自身的BOM成本。

Figure 7. 反向通道幀結(jié)構(gòu)

3. FPD Link 解串芯片架構(gòu)介紹

接收端（RX）解串芯片主要包括了信號(hào)調(diào)理模塊（AEQ+CDR）、輸出格式編碼器、時(shí)鐘模塊、反向發(fā)送通道、芯片診斷模塊等，如Figure 8所示。

Figure 8. FPD Link解串器典型內(nèi)部結(jié)構(gòu)

3.1 自適應(yīng)均衡電路(Adaptive Equalizer)

高速視頻信號(hào)從串行器傳輸?shù)浇獯鞯倪^程中經(jīng)過PCB走線、連接器和線束，這些傳輸介質(zhì)都會(huì)衰減信號(hào)幅度，增加信號(hào)噪聲，而且頻率越高，被影響的程度越大。 如Figure 9所示，串行器的輸出數(shù)據(jù)的眼圖為左邊第一幅圖所示，比較清晰、干凈；經(jīng)過傳輸線以后，眼圖閉合，如中間第二幅圖所示。為了補(bǔ)償傳輸介質(zhì)對(duì)信號(hào)的惡化，F(xiàn)PD Link 器件提供了Equalizer均衡器模塊。這個(gè)模塊放大補(bǔ)償輸入信號(hào)，且對(duì)信號(hào)高頻部分補(bǔ)償?shù)酶?，以此?lái)部分抵消傳輸通道對(duì)信號(hào)的影響。通過Equalizer之后，輸入信號(hào)的眼圖重新張開，如右邊第三幅圖所示。

Figure 9. 高速信號(hào)眼圖變化

由于FPD Link需要適應(yīng)不同類型不同長(zhǎng)度的線束，所以均衡器的高頻增益值分多個(gè)等級(jí)，芯片會(huì)自動(dòng)檢測(cè)輸入信號(hào)的質(zhì)量，自適應(yīng)地設(shè)置最佳的均衡值，這個(gè)自適應(yīng)模塊叫AEQ。該模塊在解串器每次上電時(shí)做一次自適應(yīng)補(bǔ)償，所以即便線束存在老化、溫漂、線束個(gè)體差異等實(shí)際差異時(shí)，AEQ 都能夠自動(dòng)選擇出最佳的補(bǔ)償?shù)燃?jí)。另外，技術(shù)人員也可以讀取上電以后的AEQ 的補(bǔ)償值，如果明顯高于正常值，可以判斷當(dāng)前傳輸通道可能存在短路、松動(dòng)、彎曲等異常情況。

3.2 CDR 模塊

典型的CDR（Clock Data Recovery） 電路的示意圖如Figure 10所示，集成的鎖相環(huán)電路鎖定輸入數(shù)據(jù)Incoming Data并輸出降噪以后的較干凈的同頻率時(shí)鐘Recovered Clock；同時(shí)這個(gè)干凈時(shí)鐘做為新的采樣時(shí)鐘，在Sampler上對(duì)輸入數(shù)據(jù)重新采樣并輸出，從而達(dá)到濾除輸入數(shù)據(jù)抖動(dòng)、降低碼間串?dāng)_、減少通道間串?dāng)_和恢復(fù)數(shù)據(jù)眼圖的功能。

Figure 10. CDR功能模塊

CDR電路最主要的功能就是濾除輸入信號(hào)的固有抖動(dòng)。在實(shí)際應(yīng)用中，評(píng)價(jià)一個(gè)CDR電路的性能指標(biāo)主要包括：

Jitter Tolerance，抖動(dòng)容限，指CDR在保證不失鎖、無(wú)誤碼的情況下所允許的最大輸入抖動(dòng)

Residual Jitter，殘留抖動(dòng)，指CDR恢復(fù)輸出的數(shù)據(jù)中殘留的固有噪聲

Jitter Transfer Function，抖動(dòng)傳輸函數(shù)，指輸出抖動(dòng)和輸入抖動(dòng)的比值

CDR無(wú)法濾除輸入信號(hào)環(huán)路帶寬以內(nèi)的近端噪聲，而直接輸出近端噪聲，但這近端噪聲不會(huì)影響CDR的鎖定，所以在環(huán)路帶寬之內(nèi)，CDR的抖動(dòng)容限可以很大；輸入信號(hào)中大于環(huán)路帶寬的噪聲部分會(huì)被CDR的環(huán)路濾波器濾除，因此如果輸入信號(hào)的帶外噪聲過大，會(huì)造成CDR無(wú)法及時(shí)追蹤輸入信號(hào)過大的頻率變化，從而造成失鎖和誤碼。

抖動(dòng)容限和殘留抖動(dòng)是兩個(gè)相互對(duì)立的參數(shù)，大的環(huán)路帶寬，抖動(dòng)容限較高但殘留抖動(dòng)較多；小的環(huán)路帶寬，抖動(dòng)容限較低但可以殘留抖動(dòng)較小。在實(shí)際應(yīng)用中，技術(shù)人員需要在這兩者之中取最適合系統(tǒng)的折中的、合理的環(huán)路帶寬。

審核編輯：湯梓紅