濾波電容、去耦電容、旁路電容作用及其原理

關(guān)于濾波電容、去耦電容、旁路電容作用及其原理

從電路來(lái)說(shuō)，總是存在驅(qū)動(dòng)的源和被驅(qū)動(dòng)的負(fù)載。如果負(fù)載電容比較大，驅(qū)動(dòng)電路要把電容充電、放電，才能完成信號(hào)的跳變，在上升沿比較陡峭的時(shí)候，電流比較大，這樣驅(qū)動(dòng)的電流就會(huì)吸收很大的電源電流，由于電路中的電感，電阻（特別是芯片管腳上的電感，會(huì)產(chǎn)生反彈），這種電流相對(duì)于正常情況來(lái)說(shuō)實(shí)際上就是一種噪聲，會(huì)影響前級(jí)的正常工作。這就是耦合。

去藕電容就是起到一個(gè)電池的作用，滿足驅(qū)動(dòng)電路電流的變化，避免相互間的耦合干擾。

旁路電容實(shí)際也是去藕合的，只是旁路電容一般是指高頻旁路，也就是給高頻的開(kāi)關(guān)噪聲提高一條低阻抗泄防途徑。高頻旁路電容一般比較小，根據(jù)諧振頻率一般是0.1u，0.01u等，而去耦合電容一般比較大，是10u或者更大，依據(jù)電路中分布參數(shù)，以及驅(qū)動(dòng)電流的變化大小來(lái)確定。

去耦和旁路都可以看作濾波。去耦電容相當(dāng)于電池，避免由于電流的突變而使電壓下降，相當(dāng)于濾紋波。具體容值可以根據(jù)電流的大小、期望的紋波大小、作用時(shí)間的大小來(lái)計(jì)算。去耦電容一般都很大，對(duì)更高頻率的噪聲，基本無(wú)效。旁路電容就是針對(duì)高頻來(lái)的，也就是利用了電容的頻率阻抗特性。電容一般都可以看成一個(gè)RLC串聯(lián)模型。在某個(gè)頻率，會(huì)發(fā)生諧振，此時(shí)電容的阻抗就等于其ESR。如果看電容的頻率阻抗曲線圖，就會(huì)發(fā)現(xiàn)一般都是一個(gè)V形的曲線。具體曲線與電容的介質(zhì)有關(guān)，所以選擇旁路電容還要考慮電容的介質(zhì)，一個(gè)比較保險(xiǎn)的方法就是多并幾個(gè)電容。

去耦電容在集成電路電源和地之間的有兩個(gè)作用：一方面是本集成電路的蓄能電容，另一方面旁路掉該器件的高頻噪聲。數(shù)字電路中典型的去耦電容值是0.1μF。這個(gè)電容的分布電感的典型值是5μH。0.1μF的去耦電容有5μH的分布電感，它的并行共振頻率大約在7MHz左右，也就是說(shuō)，對(duì)于10MHz以下的噪聲有較好的去耦效果，對(duì)40MHz以上的噪聲幾乎不起作用。

1μF、10μF的電容，并行共振頻率在20MHz以上，去除高頻噪聲的效果要好一些。每10片左右集成電路要加一片充放電電容，或1個(gè)蓄能電容，可選10μF左右。最好不用電解電容，電解電容是兩層薄膜卷起來(lái)的，這種卷起來(lái)的結(jié)構(gòu)在高頻時(shí)表現(xiàn)為電感。要使用鉭電容或聚碳酸酯電容。去耦電容的選用并不嚴(yán)格，可按C=1/F，即10MHz取0.1μF，100MHz取0.01μF。

退耦原理：（去耦即退耦）

高手和前輩們總是告訴我們這樣的經(jīng)驗(yàn)法則：“在電路板的電源接入端放置一個(gè)1～10μF的電容，濾除低頻噪聲；在電路板上每個(gè)器件的電源與地線之間放置一個(gè)0.01～0.1μF的電容，濾除高頻噪聲?！痹跁?shū)店里能夠得到的大多數(shù)的高速PCB設(shè)計(jì)、高速數(shù)字電路設(shè)計(jì)的經(jīng)典教程中也不厭其煩的引用該首選法則（老外俗稱Rule of Thumb）。但是為什么要這樣使用呢？

首先就我的理解介紹兩個(gè)常用的簡(jiǎn)單概念

什么是旁路？旁路（Bypass），是指給信號(hào)中的某些有害部分提供一條低阻抗的通路。電源中高頻干擾是典型的無(wú)用成分，需要將其在進(jìn)入目標(biāo)芯片之前提前干掉，一般我們采用電容到達(dá)該目的。用于該目的的電容就是所謂的旁路電容（Bypass Capacitor），它利用了電容的頻率阻抗特性（理想電容的頻率特性隨頻率的升高，阻抗降低，這個(gè)地球人都知道），可以看出旁路電容主要針對(duì)高頻干擾（高是相對(duì)的，一般認(rèn)為20MHz以上為高頻干擾，20MHz以下為低頻紋波）。

什么是退耦？退耦（Decouple）， 最早用于多級(jí)電路中，為保證前后級(jí)間傳遞信號(hào)而不互相影響各級(jí)靜態(tài)工作點(diǎn)的而采取的措施。在電源中退耦表示，當(dāng)芯片內(nèi)部進(jìn)行開(kāi)關(guān)動(dòng)作或輸出發(fā)生變化時(shí)，需 要瞬時(shí)從電源在線抽取較大電流，該瞬時(shí)的大電流可能導(dǎo)致電源在線電壓的降低，從而引起對(duì)自身和其他器件的干擾。為了減少這種干擾，需要在芯片附近設(shè)置一個(gè) 儲(chǔ)電的“小水池”以提供這種瞬時(shí)的大電流能力。

在電源電路中，旁路和退耦都是為了減少電源噪聲。旁路主要是為了減少電源上的噪聲對(duì)器件本身的干擾（自我保護(hù)）；退耦是為了減少器件產(chǎn)生的噪聲對(duì)電源的干擾（家丑不外揚(yáng)）。有人說(shuō)退耦是針對(duì)低頻、旁路是針對(duì)高頻，我認(rèn)為這樣說(shuō)是不準(zhǔn)確的，高速芯片內(nèi)部開(kāi)關(guān)操作可能高達(dá)上GHz，由此引起對(duì)電源線的干擾明顯已經(jīng)不屬于低頻的范圍，為此目的的退耦電容同樣需要有很好的高頻特性。本文以下討論中并不刻意區(qū)分退耦和旁路，認(rèn)為都是為了濾除噪聲，而不管該噪聲的來(lái)源。

簡(jiǎn)單說(shuō)明了旁路和退耦之后，我們來(lái)看看芯片工作時(shí)是怎樣在電源線上產(chǎn)生干擾的。我們建立一個(gè)簡(jiǎn)單的IO Buffer模型，輸出采用圖騰柱IO驅(qū)動(dòng)電路，由兩個(gè)互補(bǔ)MOS管組成的輸出級(jí)驅(qū)動(dòng)一個(gè)帶有串聯(lián)源端匹配電阻的傳輸線（傳輸線阻抗為Z0）。

設(shè)電源引腳和地引腳的封裝電感和引線電感之和分別為：Lv和Lg。兩個(gè)互補(bǔ)的MOS管（接地的NMOS和接電源的PMOS）簡(jiǎn)單作為開(kāi)關(guān)使用。假設(shè)初始時(shí)刻傳輸在線各點(diǎn)的電壓和電流均為零，在某一時(shí)刻器件將驅(qū)動(dòng)傳輸線為高電平，這時(shí)候器件就需要從電源管腳吸收電流。在時(shí)間T1，使PMOS管導(dǎo)通，電流從PCB板上的VCC流入，流經(jīng)封裝電感Lv，跨越PMOS管，串聯(lián)終端電阻，然后流入傳輸線，輸出電流幅度為VCC/（2×Z0）。電流在傳輸線網(wǎng)絡(luò)上持續(xù)一個(gè)完整的返回（Round-Trip）時(shí)間，在時(shí)間T2結(jié)束。之后整個(gè)傳輸線處于電荷充滿狀態(tài)，不需要額外流入電流來(lái)維持。當(dāng)電流瞬間涌過(guò)封裝電感Lv時(shí)，將在芯片內(nèi)部的電源提供點(diǎn)產(chǎn)生電壓被拉低的擾動(dòng)。該擾動(dòng)在電源中被稱之為同步開(kāi)關(guān)噪聲（SSN，Simultaneous Switching Noise；SSO，Simultaneous Switching Output Noise）或Delta I噪聲。

在時(shí)間T3，關(guān)閉PMOS管，這一動(dòng)作不會(huì)導(dǎo)致脈沖噪聲的產(chǎn)生，因?yàn)樵诖酥癙MOS管一直處于打開(kāi)狀態(tài)且沒(méi)有電流流過(guò)的。同時(shí)打開(kāi)NMOS管，這時(shí)傳輸線、地平面、封裝電感Lg以及NMOS管形成一回路，有瞬間電流流過(guò)開(kāi)關(guān)B，這樣在芯片內(nèi)部的地結(jié)點(diǎn)處產(chǎn)生參考電平點(diǎn)被抬高的擾動(dòng)。該擾動(dòng)在電源系統(tǒng)中被稱之為地彈噪聲（Ground Bounce，我個(gè)人讀著地tan）。

實(shí)際電源系統(tǒng)中存在芯片引腳、PCB走線、電源層、底層等任何互聯(lián)機(jī)都存在一定電感值，因此上面就IC級(jí)分析的SSN和地彈噪聲在進(jìn)行Board Level分析時(shí)，以同樣的方式存在，而不僅僅局限于芯片內(nèi)部。就整個(gè)電源分布系統(tǒng)來(lái)說(shuō)（Power Distribute System）來(lái)說(shuō)，這就是所謂的電源電壓塌陷噪聲。因?yàn)樾酒敵龅拈_(kāi)關(guān)操作以及芯片內(nèi)部的操作，需要瞬時(shí)的從電源抽取較大的電流，而電源特性來(lái)說(shuō)不能快速響應(yīng)該電流變化，高速開(kāi)關(guān)電源開(kāi)關(guān)頻率也僅有MHz量級(jí)。為了保證芯片附近電源在線的電壓不至于因?yàn)镾SN和地彈噪聲降低超過(guò)器件手冊(cè)規(guī)定的容限，這就需要在芯片附近為高速電流需求提供一個(gè)儲(chǔ)能電容，這就是我們所要的退耦電容。

所以電容重要分布參數(shù)的有三個(gè)：等效串聯(lián)電阻ESR 等效串聯(lián)電感ESL 、等效并聯(lián)電阻EPR Rp 。其中最重要的是ESR、 ESL，實(shí)際在分析電容模型的時(shí)候一般只用RLC簡(jiǎn)化模型，即分析電容的C、ESR、ESL。因?yàn)榧纳鷧?shù)的影響，尤其是ESL的影響，實(shí)際電容的頻率特性表現(xiàn)出阻抗和頻率成“V”字形的曲線，低頻時(shí)隨頻率的升高，電容阻抗降低；當(dāng)?shù)阶畹忘c(diǎn)時(shí)，電容阻抗等于ESR；之后隨頻率的升高，阻抗增加，表現(xiàn)出電感特性（歸功于ESL）。因此對(duì)電容的選擇需要考慮的不僅僅是容值，還需要綜合考慮其他因素。

所有考慮的出發(fā)點(diǎn)都是為了降低電源地之間的感抗（滿足電源最大容抗的條件下），在有瞬時(shí)大電流流過(guò)電源系統(tǒng)時(shí)，不至于產(chǎn)生大的噪聲干擾芯片的電源地引腳。

電容的頻率特性

當(dāng)頻率很高時(shí)，電容不再被當(dāng)做集總參數(shù)看待，寄生參數(shù)的影響不可忽略。寄生參數(shù)包括Rs，等效串聯(lián)電阻（ESR）和Ls等效串聯(lián)電感（ESL）。電容器實(shí)際等效電路如圖1所示，其中C為靜電容，1Rp為泄漏電阻，也稱為絕緣電阻，值越大（通常在GΩ級(jí)以上），漏電越小，性能也就越可靠。因?yàn)镻p通常很大（GΩ級(jí)以上），所以在實(shí)際應(yīng)用中可以忽略，Cda和Rda分別為介質(zhì)吸收電容和介質(zhì)吸收電阻。介質(zhì)吸收是一種有滯后性質(zhì)的內(nèi)部電荷分布，它使快速放電后處于開(kāi)路狀態(tài)的電容器恢復(fù)一部分電荷。

ESR和ESL對(duì)電容的高頻特性影響最大，所以常用如圖1（b）所示的串聯(lián)RLC簡(jiǎn)化模型，可以計(jì)算出諧振頻率和等效阻抗：

圖1 去耦電容模型圖

電容器串聯(lián)RLC模型的頻域阻抗圖如圖2所示，電容器在諧振頻率以下表現(xiàn)為容性；在諧振頻率以上時(shí)表現(xiàn)為感性，此時(shí)的電容器的去耦作用逐漸減弱。同時(shí)還發(fā)現(xiàn)，電容器的等效阻抗隨著頻率的增大先減小后增大，等效阻抗最小值為發(fā)生在串聯(lián)諧振頻率處的ESR。

圖2 電容器串聯(lián)RLC模型的頻域阻抗圖

由諧振頻率式（4－8）可得出，容值大小和ESL值的變化都會(huì)影響電容器的諧振頻率，如圖3所示。由于電容在諧振點(diǎn)的阻抗最低，所以設(shè)計(jì)時(shí)盡量選用fR和實(shí)際工作頻率相近的電容。在工作頻率變化范圍很大的環(huán)境中，可以同時(shí)考慮一些fR較小的大電容與fR較大的小電容混合使用。

原文標(biāo)題：EMC整改知識(shí)分享：什么是旁路？什么是退耦？［20220702］

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