數(shù)字硬件建模SystemVerilog-聯(lián)合體(union)
聯(lián)合體(union)
聯(lián)合體是一個可以有多個數(shù)據(jù)類型表示的單個存儲元素,聯(lián)合體的聲明類似結(jié)構(gòu)體,但推斷出的硬件非常不同。結(jié)構(gòu)體是幾個變量的集合。union是單個變量,可以在不同的時間使用不同的數(shù)據(jù)類型。union可以存儲的變量類型列在大括號({})之間,每個變量類型都有一個名稱:
在本例中,變量是data。data變量有兩種可能的數(shù)據(jù)類型:名為s的有符號整數(shù)類型,或名為u的無符號整數(shù)值。
在RTL建模中,聯(lián)合體的一個典型應(yīng)用是,一個值可以表示為幾種不同的類型,但在任何特定的時鐘周期中只能表示為一種類型。例如,數(shù)據(jù)總線有時可能使用用戶網(wǎng)絡(luò)接口(UNI,User NetworkInterface)電信協(xié)議發(fā)送數(shù)據(jù)包,而在其他時間,同一數(shù)據(jù)總線可能使用網(wǎng)絡(luò)到網(wǎng)絡(luò)接口(NNI,Network to Network Interface)電信協(xié)議發(fā)送數(shù)據(jù)包。SystemVerilog聯(lián)合體可以代表同一總線的這種雙重用途。聯(lián)合體的另一個用途是表示共享硬件資源,例如可以在不同時間存儲不同類型數(shù)據(jù)的硬件寄存器。
自定義和匿名聯(lián)合體
同結(jié)構(gòu)體一樣, 聯(lián)合體可以使用 typedef 來定義, 按這種方式定義的是自定義聯(lián)合體。如果沒有使用 typedef,就是匿名聯(lián)合體.
匿名聯(lián)合體和自定義聯(lián)合體都是可綜合的,但自定義聯(lián)合體在RTL建模方面有優(yōu)勢。自定義聯(lián)合體可以是:
用于聲明多個變量,如上例中的數(shù)據(jù)輸入和數(shù)據(jù)輸出。
用作模塊端口類型。
在一個包中定義,然后在多個模塊中使用。
分配和讀取聯(lián)合體變量
引用聯(lián)合體的數(shù)據(jù)類型時,使用聯(lián)合體的名稱,后跟表示數(shù)據(jù)類型的名稱,并用句點(.)分隔(同結(jié)構(gòu)體一樣)。
在本例中,變量數(shù)據(jù)有兩種可能的數(shù)據(jù)類型,每個表示中都存儲了-5。data.s數(shù)據(jù)類型將打印為-5,一個有符號整數(shù)值。data.u數(shù)據(jù)類型將打印為4294967291,一個無符號整數(shù)值。
非壓縮聯(lián)合體和標記的聯(lián)合體
最佳做法準則4-4
在RTL建模中僅使用壓縮聯(lián)合體。
SystemVerilog有三種類型的聯(lián)合體:非壓縮聯(lián)合體、壓縮聯(lián)合體和標簽聯(lián)合體,大多數(shù)綜合編譯器只支持壓縮聯(lián)合體。
大多數(shù)綜合編譯器不支持非壓縮和標簽聯(lián)合體。這些聯(lián)合體類型可以代表任何數(shù)據(jù)類型的存儲,包括不可綜合的數(shù)據(jù)類型。非壓縮的聯(lián)合體體和標簽聯(lián)合體體可用于建模測試臺和高級抽象模型,但不應(yīng)用于RTL建模。
通過在union關(guān)鍵字后添加關(guān)鍵字Packed來定義壓縮聯(lián)合體:
壓縮聯(lián)合體是可綜合的。壓縮聯(lián)合體對聯(lián)合體可以表示的數(shù)據(jù)類型有很多限制。這些限制與硬件行為密切相關(guān)。在壓縮聯(lián)合體中,它只能表示向量類型,并且聯(lián)合體可以存儲的每個數(shù)據(jù)類型的向量寬度必須相同。這確保了無論存儲值的數(shù)據(jù)類型如何,壓縮聯(lián)合體都將以相同的位數(shù)表示其存儲。
壓縮聯(lián)合體允許使用一種格式寫入數(shù)據(jù),并使用另一種格式讀回數(shù)據(jù)。設(shè)計模型不需要進行任何特殊處理來跟蹤數(shù)據(jù)的存儲方式,這是因為壓縮聯(lián)合體中的數(shù)據(jù)總是使用相同的位數(shù)存儲。下面的示例定義了一個壓縮聯(lián)合體,其中一個值可以用兩種方式表示:數(shù)據(jù)包(使用壓縮結(jié)構(gòu)體)或連續(xù)字節(jié)數(shù)組,
圖4-3說明了dreg的兩種數(shù)據(jù)類型是如何表示的。
圖4-3:具有相同存儲的兩種表示形式的壓縮聯(lián)合體
因為聯(lián)合體是壓縮的,所以無論使用哪種聯(lián)合體表示,信息都將使用相同的位對齊來存儲。這意味著可以使用bytes格式(可能來自字節(jié)的串行輸入流)加載一個值,然后使用data_packet格式讀取相同的值,
通過端口將壓縮聯(lián)合體傳遞給任務(wù)和函數(shù)
自定義聯(lián)合體(使用typedef定義的聯(lián)合體)可以用作模塊端口和任務(wù)/函數(shù)參數(shù)的數(shù)據(jù)類型。非壓縮的聯(lián)合體要求將相同的聯(lián)合體類型用于端口的外部連接,或用于傳遞給任務(wù)或函數(shù)參數(shù)的外部信號。壓縮聯(lián)合體只能表示壓縮數(shù)據(jù)類型,這允許任何向量類型用于外部連接或外部值。
示例4-6顯示了一個包含結(jié)構(gòu)體和聯(lián)合體定義的包。示例4-7在一個簡單算術(shù)邏輯單元(ALU)模型中使用了這個包,ALU可以對有符號或無符號的值進行操作,但不能同時對兩者進行操作,一個標志用于指示操作數(shù)據(jù)是有符號的還是無符號的。ALU操作碼、兩個操作數(shù)和一個有符號標志作為單個指令字傳遞到ALU中,用結(jié)構(gòu)體表示。ALU輸出是單個值,可以表示有符號或無符號值,建模為這兩種類型的并集。這允許相同的輸出端口用于不同的數(shù)據(jù)類型:
示例4-6:包含結(jié)構(gòu)體和聯(lián)合體定義的包
// //Packagewithunionandstructuredefinitions // //`begin_keywords"1800-2012"http://useSystemVerilog-2012keywords `define_4bit//use4-bitdatafortestingsynthesis //`define_32bit//use32-bitdatawordsize //`define_64bit//use64-bitdatawordsize packagedefinitions_pkg; `ifdef_4bit typedeflogic[3:0]uword_t; typedeflogicsigned[3:0]sword_t; `elsif_64bit typedeflogic[63:0]uword_t; typedeflogicsigned[63:0]sword_t; `else//defaultis32-bitvectors typedeflogic[31:0]uword_t; typedeflogicsigned[31:0]sword_t; `endif typedefenumlogic[2:0]{ADD,SUB,MULT,DIV}op_t; typedefenumlogic{UNSIGNED,SIGNED}operand_type_t; //Packedunionrepresentsavariablethatcanstore //differenttypes typedefunionpacked{ uword_tu_data; sword_ts_data; }data_t; //Packedstructurerepresentsacollectionofvariables //thatcanreferencedandpassedthroughportsasagroup typedefstructpacked{ op_topcode; operand_type_top_type; data_top_a; data_top_b; }instruction_t; endpackage:definitions_pkg //`end_keywords示例4-7:帶結(jié)構(gòu)體和聯(lián)合體端口的算術(shù)邏輯單元(ALU)
// //Modulewithstructureinputportandunionoutputport // //`begin_keywords"1800-2012"http://useSystemVerilog-2012keywords modulealu importdefinitions_pkg::*;//wildcardimportthepackage (inputlogicclk,rstN, inputinstruction_tiw,//inputisastructure outputdata_talu_out//outputisaunion ); timeunit1ns;timeprecision1ns; always_ff@(posedgeclkornegedgerstN)//asyncreset if(!rstN)//active-low alu_out<=?'0; ???else?begin:?alu_operations? ?????if?(iw.op_type?==?SIGNED)?begin:?signed_ops? ???????case?(iw.opcode) ?????????ADD?:?alu_out.s_data?<=?iw.op_a.s_data ?????????????????????????????????+?iw.op_b.s_data; ?????????SUB?:?alu_out.s_data?<=?iw.op_a.s_data ?????????????????????????????????-?iw.op_b.s_data; ?????????MULT:?alu_out.s_data?<=?iw.op_a.s_data ?????????????????????????????????*?iw.op_b.s_data; ?????????DIV?:?alu_out.s_data?<=?iw.op_a.s_data ?????????????????????????????????/?iw.op_b.s_data; ???????endcase? ?????end:?signed_ops? ?????else?begin:?unsigned_ops? ???????case?(iw.opcode) ?????????ADD?:?alu_out.u_data?<=?iw.op_a.u_data ?????????????????????????????????+?iw.op_b.u_data; ?????????SUB?:?alu_out.u_data?<=?iw.op_a.u_data ?????????????????????????????????-?iw.op_b.u_data; ?????????MULT:?alu_out.u_data?<=?iw.op_a.u_data ?????????????????????????????????*?iw.op_b.u_data; ?????????DIV?:?alu_out.u_data?<=?iw.op_a.u_data ?????????????????????????????????/?iw.op_b.u_data; ???????endcase? ?????end:?unsigned_ops? ???end:?alu_operations? endmodule:?alu `end_keywords?
圖4-4顯示了綜合該示例的結(jié)果。說明了在RTL模型中使用結(jié)構(gòu)體和聯(lián)合體的兩個重要特征:
結(jié)構(gòu)體和聯(lián)合體可以簡潔地仿真大量功能。用更少的代碼行仿真更多功能的能力是在原始Verilog中添加結(jié)構(gòu)體和聯(lián)合體等功能的原因之一,
當與本節(jié)所述的RTL編碼準則一起使用時,聯(lián)合體可以表示多路復(fù)用功能,允許多個資源(本例中的有符號和無符號加法器、減法器、乘法器和除法器)共享相同的硬件寄存器。圖4-4中的圓圈代表通用算法 操作,梯形符號代表多路復(fù)用器:
圖4-4:示例4-7的綜合結(jié)果:具有結(jié)構(gòu)體和聯(lián)合體端口的ALU
SystemVerilog-結(jié)構(gòu)體(一)
SystemVerilog-結(jié)構(gòu)體(二)
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