圖形化方案對(duì)制造工藝的影響

在摩爾定律的驅(qū)動(dòng)下，存儲(chǔ)器和邏輯芯片半導(dǎo)體制造商通過提高晶體管密度來減少產(chǎn)品成本、提升性能［1］。在NAND flash技術(shù)中，市場主流是3D結(jié)構(gòu)而不是2D平面結(jié)構(gòu)，這樣可以通過增加3D NAND芯片堆疊層數(shù)從而線性地增加存儲(chǔ)密度［2］。同時(shí)，圖形化方案的優(yōu)化也可以提高3D NAND的有效器件密度。本文中，我們將分析不同TCAT （terabit cell array transistor） 3D NAND節(jié)點(diǎn)臺(tái)階（stair）和狹縫結(jié)構(gòu)（slit）各種圖形化方案的優(yōu)缺點(diǎn)并分析它們對(duì)晶體管密度的影響。本研究中使用的方案和數(shù)據(jù)基于（或取自于）TechInsights發(fā)布的逆向工程報(bào)告，建模工具是Lam Coventor SEMulator3D 。

圖形化方案對(duì)制造工藝的影響

在3D-NAND中，決定存儲(chǔ)單元和臺(tái)階面積的兩個(gè)最重要因素是狹縫節(jié)距和臺(tái)階節(jié)距。傳統(tǒng)上，可以通過減小狹縫和臺(tái)階結(jié)構(gòu)的尺寸和節(jié)距來減小存儲(chǔ)單元和臺(tái)階面積，但是會(huì)給光刻、蝕刻以及填充工藝帶來許多挑戰(zhàn)。例如，狹縫節(jié)距減小，則通孔節(jié)距減小，同時(shí)通孔的CD也會(huì)變小，這導(dǎo)致蝕刻過程中容易出現(xiàn)通孔之間的橋連，以及通孔和襯底虛連等缺陷。另外，隨著臺(tái)階尺寸的減小，獲得更好的臺(tái)階均勻性和更小的尺寸誤差的難度也隨之加大。很好的工藝窗口控制是非常重要的，只有讓接觸通孔正好落在臺(tái)階正中央才能避免其與臺(tái)階側(cè)壁上別的字線短接。在不犧牲工藝窗口（process window） 的情況下如何提高晶體管密度是3D NAND技術(shù)開發(fā)的一個(gè)關(guān)鍵問題。

為了進(jìn)一步探討這個(gè)問題，我們基于TechInsights的逆向工程報(bào)告，對(duì)32P、64P和96P TCAT 3D NAND進(jìn)行了建模。圖1顯示了32P、64P和96P節(jié)點(diǎn)的3D NAND狹縫和溝道孔的俯視圖，圖2是截面圖，表1是建模結(jié)構(gòu)的基本尺寸信息。表1中，更高級(jí)的節(jié)點(diǎn)（64/96P），狹縫和臺(tái)階間距被我們加大以增加工藝窗口。64P和96P兩個(gè)節(jié)點(diǎn)，我們增加了每個(gè)狹縫的通孔數(shù)以及每個(gè)臺(tái)階的字線（word line）數(shù)。我們將討論如何通過改變圖形化方案，在不縮小溝道孔CD和節(jié)距的情況下提高存儲(chǔ)密度。

圖1，不同節(jié)點(diǎn)的狹縫和溝道孔俯視圖。來源：TechInsights

圖2，不同節(jié)點(diǎn)臺(tái)階橫斷面圖。來源：TechInsights

表1，不同節(jié)點(diǎn)狹縫和臺(tái)階的基本尺寸

超細(xì)狹縫圖形化方案

在32P TCAT技術(shù)節(jié)點(diǎn)，每4個(gè)存儲(chǔ)單元（cell）中的1個(gè)可以使用位線和字線的組合在任意兩個(gè)狹縫之間進(jìn)行獨(dú)立尋址。而64P和96P工藝節(jié)點(diǎn)，采用了一種超細(xì)狹縫（ultra-mini-slit）工藝，切割中間一排通孔，將9排通孔分成左右各4排。這個(gè)超細(xì)狹縫將NO堆疊頂部的3層分為2個(gè)部分，對(duì)應(yīng)著兩個(gè)獨(dú)立的字符串線（string line）。通過位線、字線和字符串線的組合，每9個(gè)存儲(chǔ)單元中的1個(gè)可以進(jìn)行獨(dú)立尋址。引入超細(xì)狹縫有三個(gè)好處：

節(jié)省了位線方向的面積。與普通狹縫相比，超細(xì)狹縫的尺寸更小，相鄰?fù)字g的空間更小；

工藝難度小。通孔均勻性——尺寸和深度——變得更好；

物理結(jié)構(gòu)更強(qiáng)，因?yàn)橹挥凶钌厦?層被切割，每兩個(gè)深狹縫之間只有9個(gè)通孔。

然而，這這些優(yōu)點(diǎn)是需要增加了工藝步驟和光罩?jǐn)?shù)來獲得的。此外，橫向蝕刻和沉積距離較大，使得RMG工藝更具挑戰(zhàn)性。

圖3顯示了超細(xì)狹縫版圖設(shè)計(jì)、截面面以及俯視圖。圖4是SEMulator3D建模的超細(xì)狹縫工藝流程圖。該工藝流程包括兩個(gè)步驟，疊層形成后的超細(xì)狹縫曝光和蝕刻工藝，以及臺(tái)階蝕刻后的超細(xì)狹縫和氧化層填充工藝。

圖3，超細(xì)狹縫（a）版圖，（b）截面圖，（c）存儲(chǔ)單元區(qū)域的俯視圖，（d）臺(tái)階區(qū)域的俯視圖。來源：TechInsights

圖4，微縫形成過程的工藝步驟

臺(tái)階工藝分析

在3D NAND中，字線通過臺(tái)階接觸孔與后段金屬相連，每一層臺(tái)階的字線接觸孔彼此分開。在32P TCAT工藝（見圖2）中，每層臺(tái)階對(duì)應(yīng)一條字線，而在64P和96P工藝中，每層臺(tái)階包括4條字線，傳統(tǒng)上我們需要2張光罩才能將這4組字線區(qū)分開來。但是通過厚（光刻）阻工藝和臺(tái)階修剪（trim），我們只需要一張光罩就能做到這一點(diǎn)。

圖5是64P工藝的版圖設(shè)計(jì)。我們假設(shè)位線是y方向，而字線是x方向。整個(gè)存儲(chǔ)單元通過3層臺(tái)階（圖中綠紅藍(lán)3種顏色）分為4個(gè)不同深度。

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圖5，（a）光罩拆分和臺(tái)階光罩的版圖設(shè)計(jì)，

（b）臺(tái)階區(qū)俯視圖，（c）橫截面圖（垂直位線方向）。來源：TechInsights

圖6是臺(tái)階成型過程的三維示意圖，完整的成型過程需要1次曝光、3次蝕刻和2次修剪。Y方向上，通過光刻，蝕刻將光阻的邊緣與狹縫或小狹縫對(duì)齊，每次修剪會(huì)在x和y方向消耗約740nm的光阻。圖7是一個(gè)實(shí)際芯片存儲(chǔ)單元的臺(tái)階剖面圖，與圖6中的Cut1基本一樣，證明了我們模型的準(zhǔn)確性。

圖6，臺(tái)階疊層拆分的工藝步驟

圖7，存儲(chǔ)單元邊緣的臺(tái)階剖面圖。來源：TechInsights

圖8是頂層（4層）臺(tái)階形成之后下層臺(tái)階（16層）的成型過程，一共需要3次曝光，每次曝光之后需要幾次蝕刻和幾次修剪，每次修剪消耗約670nm的光刻膠。圖8的截面圖（Cut1）與圖5（c）中的實(shí)際SEM圖像非常類似，顯示了我們建模的準(zhǔn)確性。需要注意的是，光刻過程可以是1-》2-》3也可以是3-》2-》1。這種臺(tái)階成型方案可以提供多種好處，只需要一張光罩就能區(qū)分4組字線，此外，在X方向也只需要更少的光罩。

圖8，臺(tái)階成型工藝步驟

在這項(xiàng)研究中，我們使用SEMulator 3D來建立3D NAND分割和臺(tái)階圖案方案的處理模型。SEMulator 3D虛擬制造平臺(tái)提高了對(duì)這些復(fù)雜3D-NAND集成方案及其產(chǎn)生的3D結(jié)構(gòu)的理解和可視化，同時(shí)提供了一種高效益的時(shí)間和成本優(yōu)化方法。