這段時間,會翻一翻PCIe相關協(xié)議規(guī)范,看到不同章節(jié)不同地方會有關于SSC擴頻時鐘的內容,那就講講SSC擴頻時鐘。
SSC,全稱Spread Spectrum Clocking,即擴頻時鐘。由于信號的能量過于集中在其載波頻率位置,導致信號的能量在某一頻點位置處的產(chǎn)生過大的輻射發(fā)射。為了有效地降低EMI輻射,芯片廠家在設計芯片時也給容易產(chǎn)生EMI的信號增加了SSC擴頻時鐘的功能,頻率變化的時鐘,其頻譜能量被分散在一定頻譜范圍上。當前PCIE、SATA、SAS、USB3.0等高速芯片都支持SSC的功能。采用SSC的功能可以有效的降低信號所產(chǎn)生的EMI。
說到擴頻,會想到分頻和倍頻,也有過混淆的情況。分頻和倍頻說的是CPU與總線、外設之間工作頻率的關系。為什么會有分頻、倍頻?是因為有些外部設備達不到CPU的工作頻率,一般情況下,CPU的工作頻率永遠是高于外部設備的,為了協(xié)調CPU與外部設備的工作時序,就只有進行分頻和倍頻處理。
CPU的頻率,即主頻為外頻與倍頻兩者的乘積。
SSC不僅對時鐘振蕩頻率(基波)有抑制作用,對高次諧波(準確地說是基頻的奇次諧波)的峰值也有抑制作用。
SRIS - Separate Refclk Independent SSC. 獨立參考擴頻;
SRNS - Separate Refclk with No SSC。獨立參考無擴頻;
SRNS允許600ppm,而SRIS允許5600ppm(其中SSC允許5000ppm,TX/RX允許600ppm);
一般芯片支持SRIS也會支持SRNS。
+0%~-0.5%這個說的是擴頻類型。擴頻類型有三種:中心擴頻,向上擴頻還有向下擴頻。由于中心和向上擴頻都會產(chǎn)生超過系統(tǒng)時鐘的頻率,會對系統(tǒng)造成影響,所以一般使用向下擴頻。
30KHz~33KHz這個說的是被調制信號頻率范圍內的變化速度。調制頻率太快,后級的PLL電路可能跟蹤不上,應遠小于源時鐘的頻率,以免引起時序問題(建立/保持時間等);調制頻率太慢,會產(chǎn)生人耳可識別的聲音的頻率范圍(20Hz~20KHz)音噪。
在實際應用中,調制頻率一般選擇30KHz~33KHz。
后級PLL電路,這里擴充一些。
時鐘展頻只引入非常小的周期間抖動,當展頻的時鐘輸出到下游的PLL時,此時PLL表現(xiàn)為低通濾波器,允許輸入的低頻部分通過,衰減其中的高頻部分。擴頻時鐘輸入PLL時,PLL可能出現(xiàn)無法鎖住頻率的問題。務必確保PLL必須能檢測展頻時鐘的頻率變化并允許展頻時鐘通過。以上取決于PLL的帶寬,如果帶寬太低,PLL可能無法可靠地偵測輸入時鐘,造成偵測偏差,給系統(tǒng)引入更大的Jitter。
PLL 受控變量通常是信號的相位。
一階用于相位變量/ 狀態(tài),二階是一階的導數(shù),即頻率。
調制解調器之間任何載波頻率偏移將始終產(chǎn)生恒定的相位滯后,只能通過二階PLL來消除。
調制波形之前也說過,有正弦波,鋸齒波,還有三角波等
三角波調制方式簡單,調制后信號的頻譜比較均勻,調制波形一般采用三角波。
PCIE串行總線3.0速率為8Gbps,規(guī)定擴展率為0~-0.5%,調制頻率為30~33kHz,這樣的要求不但滿足了EMI的衰減要求,同時也為兼顧擴頻時鐘帶來的周期抖動最小化的要求。
SSC是為了系統(tǒng)EMI問題,濾波和屏蔽的方法才是實際工作中常用的解決之道。SSC在實際工作中都是關閉狀態(tài)。這里面有個問題,既然打開對EMI有利,其標準又符合相關抖動Jitter的標準,為什么不將其打開?
SSC也有資料給出時鐘展頻有三個主要的控制參數(shù):調制速度(Modulation Rate)、調制深度(Modulation Depth)和調制方式(Modulation Profile),里面的理論和知識大同小異,這里就不做展開。
審核編輯:劉清
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