一種用于3D TLC NAND的彈性糾錯方案

在 NAND 工藝開發(fā)中，2D NAND 在 10 nm 左右已達到極限。由于平面 NAND 技術(shù)的浮柵內(nèi)部的電子較少，因此 3D NAND 結(jié)構(gòu)正在成為大容量存儲系統(tǒng)的主流。

3D NAND 結(jié)構(gòu)將平面浮動柵極旋轉(zhuǎn) 90 度，并在彼此頂部堆疊許多層以增加容量。3D NAND 市場的大多數(shù)廠商——包括三星、東芝/WD、美光、海力士和英特爾——現(xiàn)在都在批量生產(chǎn) 256 Gb 芯片容量的 64 層三層單元 （TLC） NAND。96 層、512 Gb 選項應該會在今年某個時候推出。

使用 ECC 克服 3D NAND 的復雜性

由于 3D 結(jié)構(gòu)的復雜性，可能會出現(xiàn)多種錯誤。這些包括層間讀取干擾、寫入干擾和數(shù)據(jù)保留問題。尤其是在大容量系統(tǒng)中，所有這些問題至少需要 NAND 閃存控制器，更具體地說，需要高級糾錯算法。

不幸的是，多級單元 （MLC） NAND 技術(shù)中使用的傳統(tǒng) Bose-Chaudhuri-Hocquenghem （BCH） 糾錯碼 （ECC） 算法不足以用于 3D TLC NAND。需要更強大的低密度奇偶校驗 （LPDC） ECC 算法。

LPDC ECC 使用硬件和軟件機制來糾正位錯誤。硬件機制每 1 KB 可以糾正超過 120 位錯誤，而軟件機制使用更復雜的錯誤糾正方法來解決幾乎兩倍的錯誤。但是雖然它們更強大，但基于軟件的 ECC 操作需要更長的時間才能執(zhí)行。

除了硬件和軟件校正機制之外，3D NAND 還需要一種防止大量數(shù)據(jù)丟失的方法。這意味著必須在 NAND 控制器內(nèi)部實施 RAID 功能，以解決無法通過 LPDC ECC 算法糾正的錯誤，例如整頁錯誤或多個數(shù)據(jù)頁的損壞。這個 RAID 功能當然需要一些額外的內(nèi)存來進行奇偶校驗和額外的計算資源，但確保 SSD 上的數(shù)據(jù)安全是非常值得的。

3D TLC NAND 設備的安全數(shù)據(jù)序列

圖 1 顯示了 SSD 控制器的 LDPC ECC 序列，包括上述 RAID 功能。在步驟中，SSD控制器必須實現(xiàn)的ECC序列如下：

首先使用硬件機制（hardware-decision）

如果步驟 1 失敗，請嘗試實施不同的 Vth（NAND 狀態(tài)的電壓電平）以獲得最低的誤碼率，也稱為讀取移位或讀取重試

接下來，實現(xiàn)軟件機制（software-decision）來糾正錯誤

如果一切都失敗了，請使用內(nèi)部 RAID 功能

圖 1. 在 3D TLC NAND 控制器上實施此 ECC 方案提供了一種糾正位錯誤的過程，該過程從資源密集度最低變?yōu)樽顝姶蟆?/p>

更可靠的 3D TLC NAND

3D TLC NAND 代表了存儲介質(zhì)的轉(zhuǎn)折點，提供了更低的每比特成本和更小的占用空間。然而，為了使市場擴展到嵌入式行業(yè)，該技術(shù)需要提供一套可持續(xù)的、可擴展的比特糾錯解決方案。

通過實施上述 LPDC ECC 序列，在 NAND 控制器上終止強大的 RAID 功能，UDInfo相信，未來基于 3D TLC NAND 的設備可以保證 SSD 質(zhì)量和數(shù)據(jù)完整性。

審核編輯：郭婷