靜態(tài)時序分析包括建立時間分析和保持時間分析。建立時間設(shè)置不正確可以通過降低芯片工作頻率解決,保持時間設(shè)置不正確芯片無法正常工作。
保持時間分析與建立時間分析的電路結(jié)構(gòu)相同。需要分析的變量與建立時間分析的變量相似,包括:C(時鐘信號傳遞到源觸發(fā)器的延時)、E(時鐘信號傳遞到目標(biāo)觸發(fā)器的延時)、B(從源觸發(fā)器到目標(biāo)觸發(fā)器所經(jīng)過的組合邏輯電路的延時)、tco(源觸發(fā)器延時)。
圖一,圖片來源:學(xué)堂在線《IC設(shè)計與方法》
結(jié)合圖一和圖二說明建立時間和保持時間。
建立時間的設(shè)置需保證時鐘信號到達(dá)目標(biāo)觸發(fā)器前,數(shù)據(jù)信號已在目標(biāo)觸發(fā)器穩(wěn)定建立,在圖二波形圖中顯示為Data數(shù)據(jù)的替換的時間點先于E的第二個時鐘上升沿。
保持時間的設(shè)置需保證數(shù)據(jù)信號在目標(biāo)觸發(fā)器穩(wěn)定建立前,數(shù)據(jù)信號可以一直保持,源觸發(fā)器的下一個數(shù)據(jù)信號未替換當(dāng)前信號,在圖二的波形圖中顯示為Data數(shù)據(jù)替換的時間點滯后于E的第一個時鐘上升沿。即滿足如下公式:
tco+B>E-C+th
其中th為保持時間。
圖二,圖片來源:學(xué)堂在線《IC設(shè)計與方法》
圖三是Quartus Ⅱ工具關(guān)于保持時間的分析結(jié)果,圖中紅色字部分顯示保持時間設(shè)置錯誤,原因是Clock Skew>Data Delay,其中ClockSkew=E-C,Data Delay=tco+B。設(shè)計人員可以通過Quarus Ⅱ工具觀測保持時間分析結(jié)果的具體值,如ClockSkew的值為1.018ns等。
圖三,圖片來源:學(xué)堂在線《IC設(shè)計與方法》
設(shè)計人員除了進(jìn)行電路內(nèi)部的時序分析,還需進(jìn)行電路輸入路徑和輸出路徑的時序分析。
輸入路徑的建立時間和保持時間計算:基于內(nèi)部建立時間(intrinsic tsu)和保持時間(intrinsic th),結(jié)合輸入數(shù)據(jù)延時(data delay)和時鐘延時(clock delay),得出如圖四所示的兩個公式(tsu為建立時間、th為保持時間)。
圖四,圖片來源:學(xué)堂在線《IC設(shè)計與方法》
輸出路徑的延時計算公式如圖五所示,將內(nèi)部延時、數(shù)據(jù)延時、時鐘延時相加得出輸出路徑延時。
圖五,圖片來源:學(xué)堂在線《IC設(shè)計與方法》
圖六展示了Quartus Ⅱ工具關(guān)于輸入路徑、輸出路徑時序分析結(jié)果。Quartus Ⅱ工具會分析所有路徑,并將延時最長路徑放置在最靠上的位置。每條路徑的信息包括延時時長、輸入引腳、輸出到的寄存器、時鐘信號。
由圖六可以發(fā)現(xiàn),輸入路徑(虛擬D觸發(fā)器)最長的建立時間為3ns,大于內(nèi)部D觸發(fā)器建立時間(內(nèi)部D觸發(fā)器的建立時間為0.1ns-0.3ns)。
因此,如果設(shè)計人員需要設(shè)計高性能電路,需要盡可能將數(shù)據(jù)傳遞路徑(包括內(nèi)核運算邏輯和數(shù)據(jù)保存)設(shè)計在芯片內(nèi)部。如果芯片設(shè)計的數(shù)據(jù)路徑經(jīng)過芯片外部器件如SRAM(一種寄存器),芯片性能會大幅下降。
圖六,圖片來源:學(xué)堂在線《IC設(shè)計與方法》
總結(jié)芯片時序分析過程,包括芯片內(nèi)部保持時間分析和建立時間分析、輸入路徑保持時間分析和建立時間分析、輸出延時分析。時序分析在芯片設(shè)計中具有重要作用,如果時序分析結(jié)果不能滿足要求,一般需要修改芯片設(shè)計代碼。
審核編輯:劉清
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原文標(biāo)題:芯片設(shè)計相關(guān)介紹(33)——保持時間和建立時間
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