低電壓差分信號(LVDS)是什么？有哪些優(yōu)勢

隨著數(shù)據(jù)傳輸速率越來越高，現(xiàn)在計算機系統(tǒng)中的數(shù)據(jù)傳輸接口基本上都串行化了，像USB、PCIe、SATA、DP等等外部總線將并行總線擠壓到只剩下內(nèi)存總線這個最后的堡壘。當然，就算是并行傳輸總線最后的倔強DDR也在不斷吸收SERDES上的技術(shù)來提升自己，尤其是均衡器（Equalization，EQ）技術(shù)，在DDR5標準中，DRAM將被指定涵蓋DFE（判決反饋均衡）能力。

隨著信號速率的提高，在系統(tǒng)同步接口方式中,有幾個因素限制了有效數(shù)據(jù)窗口寬度的繼續(xù)增加。

時鐘到達兩個芯片的傳播延時不相等(clock skew)

并行數(shù)據(jù)各個bit 的傳播延時不相等(data skew)

時鐘的傳播延時和數(shù)據(jù)的傳播延時不一致(skew between data and clock)

要提高接口的傳輸帶寬有兩種方式，一種是提高時鐘頻率，一種是加大數(shù)據(jù)位寬。那么是不是可以無限制的增加數(shù)據(jù)的位寬呢?這就要牽涉到另外一個非常重要的問題–同步開關(guān)噪聲(SSN)，數(shù)據(jù)位寬的增加，SSN 成為提高傳輸帶寬的主要瓶頸。

由于信道的非理想特性，信號從Tx通過FR4 PCB板傳輸?shù)絉x，這中間會有信號插損、回損、近/遠端串擾，再繼續(xù)提高頻率，信號會嚴重失真，這就需要采用均衡和數(shù)據(jù)時鐘相位檢測等技術(shù)，這也就是SerDes所采用的技術(shù)。

單端信號和差分信號之間的差異

單端信號即用一根走線來傳輸信號，信號由相對于地參考平面（0V GND）的電平來確定邏輯“ L”和邏輯“ H”，例如TTL接口或CMOS接口，是單端信號。

隨著速率的提高，單端信號的上升/下級沿也變得陡峭，因此，輸出開關(guān)噪聲會導致信號產(chǎn)生過沖和下沖，并且當多位信號同時轉(zhuǎn)換時，還要考慮地彈（ground bounce）問題，同時，單端信號以參考地平面作為信號回流路徑，這也為Layout帶來了挑戰(zhàn)，由傳輸線阻抗不匹配引起的反射效應(yīng)會變得非常嚴重。

差分信號

差分信號有別于單端信號一根信號線傳輸信號然后參考GND作為高(H)、低（L）邏輯電平的參考并作為鏡像流量路徑的做法，差分傳輸在兩根傳輸線上都傳輸信號，這兩個信號的振幅相等，相位相差180度，極性相反，互為耦合。

差分信號的優(yōu)點

差分信號的第一個好處是，因為你在控制「基準」電壓，所以能夠很容易地識別小信號。在一個參考地做「0 V」基準的單端信號傳輸系統(tǒng)里，測量信號的精確值依賴系統(tǒng)內(nèi)「0 V」的一致性。信號源和信號接收器距離越遠，他們局部地的電壓值之間有差異的可能性就越大。從差分信號恢復(fù)的信號值在很大程度上與「地」的精確值無關(guān)，而在某一范圍內(nèi)便可。

差分信號的第二個主要好處是，它對外部電磁干擾(EMI)是高度免疫的。一個干擾源幾乎相同程度地影響差分信號對的每一端。既然電壓差異決定信號值，這樣將忽視在兩個導體上出現(xiàn)的任何同樣干擾。除了對干擾不大靈敏外，差分信號比單端信號生成的EMI還要少。

差分信號提供的第三個好處是，在一個單電源系統(tǒng)，能夠從容精確地處理「雙極信號」。為了處理單端，單電源系統(tǒng)的雙極信號，我們必須在地和電源干線之間某任意電壓處(通常是中點)建立一個虛地。用高于虛地的電壓來表示正極信號，低于虛地的電壓來表示負極信號。接下來，必須把虛地正確地分布到整個系統(tǒng)里。而對于差分信號，不需要這樣一個虛地，這就使我們處理和傳播雙極信號有一個高真度，而無須依賴虛地的穩(wěn)定性。

隨著集成電路的發(fā)展和對更高數(shù)據(jù)速率的要求，低壓供電成為急需。降低供電電壓不僅減少了高密度集成電路的功率消耗，而且減少了芯片內(nèi)部的散熱，有助于提高集成度。減少供電電壓和邏輯電壓擺幅的一個極好例子是低壓差分信號（LowVoltageDifferentialSignalingLVDS）。

低電壓差分信號(LVDS)是一種高速點到點應(yīng)用通信標準。多點LVDS (M-LVDS)則是一種面向多點應(yīng)用的類似標準。LVDS和M-LVDS均使用差分信號，通過這種雙線式通信方法，接收器將根據(jù)兩個互補電信號之間的電壓差檢測數(shù)據(jù)。這樣能夠極大地改善噪聲抗擾度，并將噪聲輻射降至最低。

LVDS是一種用于替代發(fā)射極耦合邏輯(ECL)或正發(fā)射極耦合邏輯(PECL)的低功 耗邏輯 。LVDS的主要標準是TIA/EIA-644。有時也會對LVDS使用另一種標準，即IEEE 1596.3—SCI(可擴展一致性接口)。LVDS廣泛用于高速背板、電纜和板到板數(shù)據(jù)傳輸與時鐘分配，以及單個PCB內(nèi)的通信鏈路。

LVDS的優(yōu)勢包括

通信速度高達1 Gbps或以上

電磁輻射更低

抗擾度更高

低功耗工作

共模范圍允許高達±1的接地失調(diào)差額

M-LVDS

面向多點低電壓差分信號(M-LVDS)的標準TIA/EIA-899將LVDS延伸到用于解決多點應(yīng)用中的問題。相對于TIA/EIA-485 (RS-485)或控制器局域網(wǎng)(CAN)，M-LVDS能夠以更低的功耗實現(xiàn)更高速度的通信鏈路。

M-LVDS相對于LVDS的額外特性包括

驅(qū)動器輸出強度更高

躍遷時間可控

共模范圍更廣

面向總線空閑條件提供故障安全接收器選項

為什么使用LVDS或M-LVDS?

圖1中將LVDS和M-LVDS與其他多點和點到點協(xié)議進行了比較。兩種標準都有低功耗要求。LVDS和M-LVDS的特征是在差分電壓擺幅較低的情況下實現(xiàn)差分信號。相對于LVDS，M-LVDS指定了更高的差分輸出電壓，以便允許來自多點總線的更高負載。

兩種協(xié)議都是面向高速通信設(shè)計的。典型應(yīng)用環(huán)境下會采用PCB走線或較短的有線/背板鏈路。LVDS的共模范圍就是針對這些應(yīng)用而設(shè)計。相對于LVDS，M-LVDS擴展了其共模范圍，允許多點拓撲結(jié)構(gòu)中具有額外噪聲。

LVDS/M-LVDS應(yīng)用考慮

總線類型和拓撲結(jié)構(gòu)

時鐘分配應(yīng)用

LVDS/M-LVDS信號的特性

端接和PCB布局

抖動和偏斜

數(shù)據(jù)編碼和同步

隔離



審核編輯：劉清