double tail comparator的debug過程(一)

很久沒有分享自己的debug過程了，實在是因為這種過程需要介紹太多的背景故事，不是容易很詳細的展開。

不過今天想跟大家分享的只是一個很簡單的double tail comparator，沒有那種很復雜的故事需要先聊上好久，所以想著寫文章也是記錄也是分享也是學習（有時候有很棒的評論，我也能學到很多，謝謝很多熱心讀者！），今天大致說一下這個comparator的debug過程。

我之前幫人做了一個大概200MHz的10 bits SAR ADC的comparator，SAR用的是大家經(jīng)?？吹降模ū热缰拔姨徇^的CC Liu那篇經(jīng)典JSSC）結構。comparator則是double tail comparator。

Liu, Chun-Cheng, Soon-Jyh Chang, Guan-Ying Huang, and Ying-Zu Lin. A 10-bit 50-MS/s SAR ADC with a monotonic capacitor switching procedure.; IEEE Journal of Solid-State Circuits 45, no. 4 (2010): 731-740

前仿PVT，MC我都跑了一遍，看起來做的還行。于是心里有底氣的我，就把這個comparator交給了做ADC的同事。我抽了版圖寄生的av_extracted coupled c之后，又單獨跑了后仿，看起來也還行。于是我又交給了同事做ADC的后仿。然后……同事跟我說中間大概第六七步的時候就比出來的結果錯了，而且只是tt就錯了……

這感覺有點打臉了-_-

作為一個包售后的designer，我定然是義不容辭的要去debug了。于是我做了下面這些事情。

首先，我拿著ADC后仿的test bench研究了一下。

因為是pmos的input pair，第一級的clock都是clkn控制的。所以，當clkn從1變成0的時候，發(fā)生了什么？右邊波形圖的第一行是M1的drain端Vs，第三行，是兩個輸入端vip和vin，第四行的紫色線是clkn，很淺的灰色線是vop。當clkn還沒變化的時候，很明顯，vin是小于vip的，所以vop應在clkn變成0之后繼續(xù)保持1.但是，它怎么了？干嘛掉下去了？

再仔細看看我放置V1的那條虛線（在viva上面按v就行），clkn下降沿來的時候，vip和vin都往下掉了一點點。為什么會掉下去？

重新看左圖電路，我畫了M1的Cgd1和input pair的Cgs。這種瞬間變化的“奇景”，在電路里最常見的就是電容之間的電荷傳導了。（電容很快的，啪的一下就過去了，它們不講武德的^_^）想想要是mosfet的傳導，還得先從反型層開始，然后溝道電荷，然后才能導通，明顯多了幾步，自然慢了對吧？所以clkn的1->0使得Cgd1上面的電荷被抽走了一些（我拿正電荷打比方，比較直觀），下面的兩個Cgs跟著上面的老大哥被吸走一點電荷，所以讓vip和vin掉下去了一點點。

看來看去，vip和vin好像掉的也不多，作者君這個慢一拍的家伙分析這個干啥？

想想看，既然是寄生電容之間的短兵相接，是不是可以從寄生電容身上找找辦法？

作者君有個大膽的想法，于是做了一個嘗試：最初的版本里面，M1的Width是8um，右邊的圖里，M1的width被改成了2um。呵呵呵，因為M1的Cgs1減小了，果然后續(xù)的影響沒有那么大了（藍色虛線框里），可以看到第二行里面的vop就沒掉下來，結果對了！

（不過呢，看一下藍色箭頭，右邊vop的輸出比左邊慢了不少。當然會慢：上面M1減小了這么多，等于之后整個第一級的總電流受限了，想想這樣帶來的潛在影響有點大??！萬一太慢了導致時間不夠用，豈不是很慘？）

粗暴減小M1的方法暫時按下不表。

其實呢，萬物之間皆有關聯(lián)……好高深的樣子！不是，上面右圖里面第二行那個verf是什么東西？作者君畫這個干什么？

當然是有用的啦！這個vref就是C.C.Liu那個圖里的verf了。比如我的VDD是1.8V，選個合適的vref比如說0.9V，input swing就是1.8V了。（這個ADC的capacitor array就是不停的被在vref和vss之間頂來頂去的）

一個理想的LDO，加上一個理想的buffer，給我一個理想的0.9V。很可惜，現(xiàn)實很骨感，哪有那么好的vref？上面第二張圖里的vref為什么往上走了？怪了怪了。

這篇的內(nèi)容先到這里，vref的問題我們留到下一篇再講吧？^_^

審核編輯：湯梓紅