可編程邏輯電路設(shè)計之時序與功耗分析工具

1.時序分析工具

時序分析工具用來檢查同步電路設(shè)計是否滿足給定的時序約束（包括建立時間Setup約束、保持時間Hold約束等），分為靜態(tài)時序分析（Static Timing Analysis, DTA）兩種方法。

靜態(tài)時序分析是一種針對大規(guī)模門級電路進行時序驗證的有效方法。它不需要測試向量，根據(jù)單元庫中的時序模型和電路網(wǎng)表的拓撲結(jié)構(gòu)，利用統(tǒng)計線網(wǎng)負載模型或SDF（Standard Delay Format,標準延時格式）文件中的電阻電容反標值計算時序路徑延遲，檢查每一個觸發(fā)器的建立和保持時間是否滿足設(shè)計要求。它的優(yōu)點是覆蓋率高，速度快；缺點是不能分析異步邏輯電路和模擬電路。

靜態(tài)時序分析用工藝角（Corner）來反映不同的工藝/電壓/溫度等環(huán)境下電路的工作條件。工藝角下的單元庫中定義了單元的時序模型（包括時序延遲值和時序約束值）。理論上時序收斂要保證芯片在各個工作場景（Scenario）下都沒有時序違例，而實際操作中會選取某一個或幾個特殊的工藝角去檢查。

（1）單一模式：采用同一個工藝角條件，分析整個電路中時序路徑的建立時間和保持時間。

（2）BC- WC（Best-Case/Worst-Case）模式：用最好條件分析時序路徑的保持時間，用最差條件分析時序路徑的建立時間。BC- WC模式的時序檢查如圖5-119所示。

（3）OCV（On-Chip Variation）模式：利用放大及縮小倍數(shù)，分析建立時間時，令數(shù)據(jù)路徑傳輸慢一些，時鐘路徑傳輸快一些；分析保持時間時，令數(shù)據(jù)路徑傳輸快一些，時鐘路徑傳輸慢一些。OCV模式的時序檢查如圖5-120所示。

在28nm及更先進工藝條件下，新出現(xiàn)的AOCV(Advanced OCV)方法對OCV進行了擴展和延伸。它消除了OCV的不利因素，根據(jù)時序路徑的不同邏輯層次深度和物理距離，查表得到每個單元具體的時延值。

為了應(yīng)對芯片內(nèi)部及芯片之間出現(xiàn)的系統(tǒng)性和隨機性變化，時序分析工具又引入了統(tǒng)計靜態(tài)時序分析（Statistical Static Timing Analysis,SSTA）方法。該方法利用概率分布函數(shù)，計算每個節(jié)點上每個信號的到達時間以減少不必要的時序過度修正。SSTA方法的難點在于概率函數(shù)難以計算，而且龐大的統(tǒng)計數(shù)據(jù)也造成了內(nèi)存需求量增大，運行時間增長。

在16nm工藝條件以下的SoC設(shè)計以及物聯(lián)網(wǎng)（IoT）超低電壓設(shè)計中，以工藝角時延為基礎(chǔ)的STA計算已經(jīng)不再準確，而需要采用基于晶體管級仿真的動態(tài)時序分析方法。該方法采用并行化處理和特殊加速技術(shù)，針對關(guān)鍵時序路徑進行高精度快速仿真，以獲得時序路徑準確的時序信息，幫助時序收斂。

2.功耗分析工具

功耗分析工具用于對電路中的溫度、翻轉(zhuǎn)頻率、負載、電流、電壓、功耗等進行統(tǒng)計報告，分析IR壓降（IR-Drop）和電遷移（Electro Migration,EM）等現(xiàn)象引起的電路功耗完整性問題，其主要功能包括如下。

（1）信號完整性分析：檢查APL/LIB/LEF等庫單元數(shù)據(jù)，以及DEF/SPEF/IPF/STA/VCD等設(shè)計數(shù)據(jù)是否正確且完整。

（2）設(shè)計弱點分析：檢查電源地網(wǎng)絡(luò)的電阻、電容、峰值電流等設(shè)計指標是否與預(yù)期值相符（可能由于Pad分布不合理、電源地線布線不優(yōu)化、頻率過高等導(dǎo)致偏差）。

（3）熱點（Hot Spot）分析：檢查電路中的靜態(tài)電阻電流、動態(tài)壓降、功耗、電遷移等相關(guān)項是否滿足簽核標準，如有違反則定位問題所在區(qū)域并追溯其原因。

審核編輯 ：李倩