硬件和軟件一起完成的集成電路設(shè)計(jì)

集成電路(integrated circuit)是一種微型電子器件或部件。采用一定的工藝，把一個(gè)電路中所需的晶體管、電阻、電容和電感等元件及布線互連一起，制作在一小塊或幾小塊半導(dǎo)體晶片或介質(zhì)基片上，然后封裝在一個(gè)管殼內(nèi)，成為具有所需電路功能的微型結(jié)構(gòu);其中所有元件在結(jié)構(gòu)上已組成一個(gè)整體，使電子元件向著微小型化、低功耗、智能化和高可靠性方面邁進(jìn)了一大步。它在電路中用字母“IC”表示。

集成電路設(shè)計(jì)的流程一般先要進(jìn)行軟硬件劃分，將設(shè)計(jì)基本分為兩部分：芯片硬件設(shè)計(jì)和軟件協(xié)同設(shè)計(jì)。

芯片硬件設(shè)計(jì)包括：

1.功能設(shè)計(jì)階段。

設(shè)計(jì)人員產(chǎn)品的應(yīng)用場(chǎng)合，設(shè)定一些諸如功能、操作速度、接口規(guī)格、環(huán)境溫度及消耗功率等規(guī)格，以做為將來(lái)電路設(shè)計(jì)時(shí)的依據(jù)。更可進(jìn)一步規(guī)劃軟件模塊及硬件模塊該如何劃分，哪些功能該整合于 SOC 內(nèi)，哪些功能可以設(shè)計(jì)在電路板上。

2.設(shè)計(jì)描述和行為級(jí)驗(yàn)證

功能設(shè)計(jì)完成后，可以依據(jù)功能將 SOC 劃分為若干功能模塊，并決定實(shí)現(xiàn)這些功能將要使用的 IP 核。此階段間接影響了 SOC 內(nèi)部的架構(gòu)及各模塊間互動(dòng)的訊號(hào)，及未來(lái)產(chǎn)品的可靠性。

決定模塊之后，可以用 VHDL 或 Verilog 等硬件描述語(yǔ)言實(shí)現(xiàn)各模塊的設(shè)計(jì)。接著，利用 VHDL 或 Verilog 的電路仿真器，對(duì)設(shè)計(jì)進(jìn)行功能驗(yàn)證(functionsimulation，或行為驗(yàn)證 behavioral simulation)。

3.邏輯綜合

確定設(shè)計(jì)描述正確后，可以使用邏輯綜合工具(synthesizer)進(jìn)行綜合。綜合過程中，需要選擇適當(dāng)?shù)倪壿嬈骷?kù)(logic cell library)，作為合成邏輯電路時(shí)的參考依據(jù)。

硬件語(yǔ)言設(shè)計(jì)描述文件的編寫風(fēng)格是決定綜合工具執(zhí)行效率的一個(gè)重要因素。事實(shí)上，綜合工具支持的 HDL 語(yǔ)法均是有限的，一些過于抽象的語(yǔ)法只適于作為系統(tǒng)評(píng)估時(shí)的仿真模型，而不能被綜合工具接受。邏輯綜合得到門級(jí)網(wǎng)表。

4.門級(jí)驗(yàn)證(Gate-Level Netlist Verification)

門級(jí)功能驗(yàn)證是寄存器傳輸級(jí)驗(yàn)證。主要的工作是要確認(rèn)經(jīng)綜合后的電路是否符合功能需求，該工作一般利用門電路級(jí)驗(yàn)證工具完成。注意，此階段仿真需要考慮門電路的延遲。

5.布局和布線

布局指將設(shè)計(jì)好的功能模塊合理地安排在芯片上，規(guī)劃好它們的位置。布線則指完成各模塊之間互連的連線。注意，各模塊之間的連線通常比較長(zhǎng)，因此，產(chǎn)生的延遲會(huì)嚴(yán)重影響 SOC 的性能，尤其在 0.25 微米制程以上，這種現(xiàn)象更為顯著。

軟件協(xié)同設(shè)計(jì)包括：

1. 電路設(shè)計(jì) 依據(jù)電路功能完成電路的設(shè)計(jì)。

2. 前仿真 電路功能的仿真，包括功耗，電流，電壓，溫度，壓擺幅，輸入輸出特性等參數(shù)的仿真。

3. 版圖設(shè)計(jì)(Layout) 依據(jù)所設(shè)計(jì)的電路畫版圖。一般使用 Cadence 軟件。

4. 后仿真 對(duì)所畫的版圖進(jìn)行仿真，并與前仿真比較，若達(dá)不到要求需修改或重新設(shè)計(jì)版圖。

5. 后續(xù)處理 將版圖文件生成 GDSII 文件交予 Foundry 流片。

審核編輯：湯梓紅