VCO的架構(gòu)設(shè)計

VCO是這樣一個器件，當(dāng)控制電壓Vcont從V1變化到V2時，VCO的輸出頻率從w1變到w2，如下圖所示.

其中，曲線的斜率稱為Kvco，稱為VCO的增益(gain)或者靈敏度(sensitivity)，單位為rad/Hz/V。而且希望這個Kvco在整個調(diào)諧范圍內(nèi)變化不要太大。

用一個等式，表征VCO的這個特性，即為：

為了能夠?qū)C振蕩器的頻率進行調(diào)諧，則LC諧振器的諧振頻率需要改變。

想讓電感隨著電壓變化是很難的，所以就考慮讓電容隨著電壓變化。

(1) 架構(gòu)1

如下圖所示的VCO架構(gòu)，變?nèi)莨躆v1和Mv2與諧振器并聯(lián)。

這邊變?nèi)莨艿臇艠O與振蕩器的結(jié)點(X和Y)相連，S/D極與Vcont連接。這樣可以避免X/Y結(jié)點與變?nèi)莨苤衝-well與substrate之間的電容連接。

這句話是什么意思呢?看一下下圖，就知道了。

變?nèi)莨躆v1和Mv2的柵極的平均電壓為VDD。當(dāng)Vcont從0V變化到VDD時，VGS從VDD變化到0，始終為正值。

所以變?nèi)莨?，在上述架?gòu)中，變化范圍取正值的那一段。

所以，當(dāng)VGS從VDD變化為0時，即Vcont從0V變化到VDD時，變?nèi)莨艿娜葜祻腃max降為Cgs(vgs=0)。

此時，VCO的振蕩頻率可以由下式表示。

上述架構(gòu)中的C1，雖然很想把它踢出去，因為它降低了VCO的頻率調(diào)諧范圍。

但是，對它無可奈何。這是因為，它代表的是管子M1和M2的寄生電容，電感的寄生電容，下一級的輸入電容等。

為什么C1的存在會降低VCO的頻率調(diào)諧范圍呢?

一般Cvar都是C1的一小部分，所以假設(shè)一下，Cvar的變化范圍為0.1C1~0.2C1，則此時頻率的變化比值為1.04.

而如果沒有C1的存在的話，則頻率的變化范圍為1.4。

但是上述架構(gòu)中，有兩個問題：

(1) 當(dāng)Vcont接近于0V，而VX和VY的輸出大于VDD，也就是處在正弦波的正半軸，此時變?nèi)莨艿腣gs要大于VDD，也就是說變?nèi)莨芴幱谝粋€過壓的狀態(tài);

(2) 只用到了變?nèi)莨芤话氲恼{(diào)諧范圍，另一半被浪費了。

差分電感的Q值要優(yōu)于單端電感，所以上述架構(gòu)中的L1和L2可以用差分電感來實現(xiàn)。電感的對稱點(中心抽頭)與VDD兩連。有時候進行電路分析時，為了簡單起見，會省略中心抽頭的連接。

(2) 架構(gòu)2

上面講到的架構(gòu)中，變?nèi)莨艿恼{(diào)諧范圍硬生生地被浪費掉了一半。那怎樣才能把那一半也用起來呢。

改架構(gòu)，讓變?nèi)莨軆啥说碾妷嚎烧韶摗?/p>

如下圖所示，把尾電流源去掉，改用top電流源，就是把電流源放在管子的漏極端。

先計算X和Y結(jié)點處的共模電壓，即無振蕩時的直流電壓。

當(dāng)不考慮交流，只考慮直流特性時，L1和L2短路，M1和M2完全對稱，分?jǐn)傠娏髟碔DD，即每路的電流為IDD/2。

VGS>Vth,VGD=0

所以：

此時，可以選擇合適的MOS管尺寸，使得X和Y結(jié)點的共模電壓為VDD/2左右。這樣，當(dāng)變?nèi)莨艿恼{(diào)諧電壓Vcont從0變化到VDD時，變?nèi)莨軆啥说碾妷簭腣DD/2變化到-VDD/2，基本能夠用上變?nèi)莨艿恼麄€調(diào)諧范圍。

把尾電流源改成頂電流源，雖然調(diào)諧范圍變大，但是相噪也會惡化。

假設(shè)兩種電流源的電流都變化△I。

對于尾電流源而言，由于X和Y結(jié)點直接通過電感與VDD相連，而電感的ESR很小，假設(shè)為rs，則 △VCM=(△I/2)rs.

對于頂電流源而言，為△VCM=(△I/2)(1/gm)。這由MOS管工作在飽和區(qū)時的小信號模型公式△I=gm△Vgs得到的。而1/gm>>rs，所以當(dāng)電流源有噪聲時，當(dāng)其作為尾電流源時，對VCO整體相噪的影響小。(3) 架構(gòu)3那如果又想要大的調(diào)諧范圍，又想避免頂電流源對VCO相噪的影響，怎么弄呢?仍然延用尾電流源的架構(gòu)，但是將變?nèi)莨芘cX和Y結(jié)點之間通過電容隔開。如下圖所示，并將圖中Vb的電壓設(shè)置為VDD/2，使得變?nèi)莨軆啥说碾妷旱淖兓秶鸀?VDD/2~VDD/2。

但是交流耦合電容的寄生參數(shù)會對VCO的性能產(chǎn)生影響，而且，Cs1和Cs2的值必須遠大于Cmax(變?nèi)莨苣苷{(diào)諧到的最大電容)，否則還是會減小調(diào)諧范圍。

另外，此種架構(gòu)還有三點需要注意：

(1) R 1和R2 近似與諧振網(wǎng)絡(luò)并聯(lián)，所以其值的選擇需要遠大于Rp(tank的寄生電阻)

(2) Vb的噪聲也會對變?nèi)莨軆啥说碾妷寒a(chǎn)生影響，所以需要減小Vb的噪聲

(3) R1和R2的噪聲也會變?nèi)莨軆啥说碾妷寒a(chǎn)生影響，進而影響VCO的相噪

(4) 架構(gòu)4

另外一種使得CM輸出電壓為VDD/2的架構(gòu)，如下圖所示。

這種架構(gòu)，是聯(lián)合采用了交叉耦合NMOS對和交叉耦合PMOS對。

合理選擇MOS管的尺寸，可以使得X和Y結(jié)點的共模電壓為VDD/2，從而最大化調(diào)諧范圍。

而且，這種架構(gòu)還有一個重要的優(yōu)點，就是在相同的偏置電流和電感設(shè)計下，其電壓幅度輸出是單純的尾電流源架構(gòu)的2倍。

不過這種架構(gòu)也有缺點：

(1) 為了使得|VGS3|+VGS1+VISS=VDD，PMOS管必須很寬，則就會相當(dāng)大的電容，從而限制調(diào)諧范圍

(2) 尾電流源的噪聲會影響共模輸出電壓，進而影響變?nèi)莨艿碾娙荨?/p>

審核編輯：湯梓紅